新结构多晶硅发射极光电晶体管

报导了一种以多晶硅作发射极并带有隔离环电极，工作时基区处于穿通状态下的新结构硅光晶体管，用多晶硅作发射极比同结构单晶硅晶体管的光电增提高了２倍；隔离环电极极大地提高了器件的灵敏度；穿通型的工作状态提高了器件的增益和响应速度，已研制成的这种新型结构的光电晶体管在１０Ｖ工作电压下，对０．８μｍ，０．１７４μＷ的光增益达到了３８３。     

一种用于SKA的SiGe宽带低噪声放大器

文章设计了一款用于平方公里阵列(Square Kilometer Array,SKA)接收前端的异质结双极型晶体管(heterojunction bipolar transistor,HBT)低噪声放大器。放大器的第1级在反馈电感的基础上采用电容负载,利用晶体管寄生电容拓展带宽;第2级利用发射极跟随放大器实现宽带内稳定的输出阻抗。采用HHNEC 180 nm SiGe工艺对电路进行仿真,版图仿真结果表明,在0.5～1.5 GHz内,噪声系数低于1.16 dB,最小噪声系数为0.76 dB,S_(21)大于15 dB。整个电路尺寸为1.1 mm×0.98 mm(含焊盘),在3.3 V供电电压下,功耗为34 mW。     

SiGe沟道SOI结构混合模式晶体管的设计与模拟

提出采用SiGe沟道SOI结构混合模式晶体管（SiGe SOI BMHMT）构成适合在低电压下工作的新型集成电路，该电路比CMOS电路具有更大的电流驱动能力和更好的性能，对不同导电类型的SiGe SOI BMHMT、SiGe SOI MOSFET、SOI BMHMT和SOI MOSFET器件进行了工艺模拟和器件模拟，结果表明，SiGe SOI BMHMAT由于应变SiGe层中空穴迁移率的提高，阈值电压降低。存在衬底栅极和横向双极晶体管，使得其驱动电流比其他结构器件的驱动电流明显提高。     

多晶硅发射极超高速ECL移位寄存器的设计

报道了６００门和８００门两种ＥＣＬ超高速移位寄存器；介绍了多晶硅发射极双极晶体管的结构和有关先进工艺，包括深槽隔离、多晶硅发射极、钴硅化物接触和浅结薄基区等；使用这种多晶硅发射极晶体管，３μｍ特征尺寸设计的１９级环形振荡器的平均门延迟小于５０ｐｓ。给出了６００门移位寄存器的电路设计和版图设计，讨论了互连线和双层金属布线对６００门和８００门移位寄存器的最高工作频率的影响。     

大功率晶体管横向结构参数设计与分析

为研究大功率晶体管的结构和工作原理,提出设计参数指标为集电极最大允许耗散功率P=50 W。采用梳状结构,利用近似方法结合各项工艺条件经过综合分析,计算出大功率晶体管的发射结和集电结面积、发射极总周长、发射极与基极间距、发射极金属电极条长和宽、晶片面积等横向结构参数,为大功率晶体管的结构设计和应用提供了数据支撑。计算方法通过实验验证,适用于更大功率晶体管的参数分析和计算。     

γ辐照对SiGe HBT特性的影响

对室温下γ射线辐照对SiGe异质双极晶体管（HBT）直流特性的影响进行了研究.结果表明, γ辐照后SiGe HBT的集电极电流和基极电流都有不同程度的增加，直流电流增益减少.并对γ辐照后引起SiGe HBT集电极电流净增加的原因进行了探讨.这可能有助于其抗辐照模型的建立.     

细线条光刻中的一些做法和体会

近年来,超高频低噪声晶体管得到了广泛的应用,从而促进了这种器件性能的进一步提高。如已制得6千兆赫下噪声为3.3分贝的管子。众所周知,左右超高频晶体管性能的关键参数是元件横向和纵向的几何尺寸,其发展结果是横向尺寸愈作愈细,纵向尺寸愈作愈浅,刻蚀细条和浅结扩散就成为制作超高频器件工艺的特点。在确定材料参数和特性后,纵向几何尺寸只与扩散条件有关,横向几何尺寸(包括基极、发射极、基极—发射极间距、电     

超高频晶体管的砷扩散问题

一、为什么要用砷(As)代替磷(P)扩散超高频硅n—p—n 平面晶体管需要有良好的高频特性,要提高晶体管的特征频率f_T,在设计中一般都采用减少发射极面积和采用窄的发射极条宽以降低发射结电容,另一方面是采用浅结薄基区以降低基区渡越时间。制版和光刻技术的发展使得管子发     

一种全频段GNSS应用的低噪声放大器

设计一种满足全频段全球卫星导航系统(global navigation satellite system,GNSS)接收机应用要求的低噪声放大器(low noise amplifier,LNA)。为提高射频前端的集成度并降低成本,提出一种基于发射极电感负反馈结构宽带LNA的实现方法,并对电路结构、宽带输入阻抗匹配和噪声性能进行分析。电路采用0.18μm SiGe BiCMOS工艺设计和实现。研究结果表明:在GNSS全频段范围(1 164~1 610 MHz)内,输入回损大于8.0 dB,输出回损大于8.9 dB,噪声系数低于1.30 dB,功率增益高于14.9 dB,输入三阶互调点为-5.8 dBm。芯片最低功耗为9.6 mW,面积约为600μm×650μm。     

改进型萧脱基晶体管逻辑及其特性

本文提出一种改进型萧脱基晶体管逻辑电路的结构,称为MSTL。它具有标准STL高速度的优点,又具有ISL只需要一种萧脱基二极管的简化工艺优点,而且集成度稍高于STL和ISL。它的逻辑摆幅由萧脱基二极管正向压降决定,采用铝硅萧脱基二极管,电路的逻辑摆幅为400mv。实验中,选用氧化隔离技术,多晶硅发射极晶体管和铝硅萧脱基二极管做在N/N~ /P~ 外延片上构成MSTL。结果表明,用4μm的设计规范,在50μA的工作电流下,获得3.5ns的传输延迟时间。     

UHF power amplifier design in 0.35μm SiGe BiCMOS

A two-stage power amplifier operated at 925 MHz was designed and fabricated in Jazz' s 0.35μm SiGe BiCMOS process.It was fully integrated excluding the inductors and the output matching network. Under a single 3.3V supply voltage,the off-chip bonding test results indicated that the circuit has a small signal gain of more than 24dB,the input and output reflectance are less than- 24dB and-10dB,re- spectively,and the maximal output power is 23.5 dBm.At output power of 23.1 dBm,the PAE(power added efficiency)is...     

Growth of Ge Layer on Relaxed Ge-Rich SiGe by Ultrahigh Vacuum Chemical Vapor Deposition

The paper describes the growth of a germanium (Ge) film on a thin relaxed Ge-rich SiGe buffer. The thin Ge-rich SiGe buffer layer was achieved through a combination of ultrahigh vacuum chemical vapor deposition (UHVCVD) SiGe epitaxial growth and SiGe oxidation. A lower Ge content strained SiGe layer was first grown on the Si (001) substrate and then the Ge mole fraction was increased by oxidation. After removal of the surface oxide, a higher Ge content SiGe layer was grown and oxidized again. The Ge mole fraction was increased to 0.8 in the 50 nm thick SiGe layer. Finally a 150 nm thick pure Ge film was grown on the SiGe buffer layer using the UHVCVD system. This technique produces a much thinner buffer than the conventional compositionally graded relaxed SiGe method with the same order of magnitude threading dis- location density.     

离子液体中硅锗膜共沉积过程的反应特性

采用电沉积法,在[EMIm]Tf2N离子液体中选取恒电位制备SiGe膜.为考察SiGe在工作电极表面的反应特性,在[EMIm]Tf2N离子液体中测试不同扫描速率下的循环伏安(CV)曲线,并利用扫描电镜和能谱分析研究SiGe膜的表面形貌和组分.结果表明,[EMIm]Tf2N离子液体中SiGe的共沉积是受扩散控制的非可逆电极过程;在该离子液体中,SiGe共沉积的平均阴极传递系数α=0.175,扩散系数D0=6.64×10-7 m/s.     

高浓度弛豫SiGe/SOI材料的制备研究

对SOl（绝缘体上的硅）衬底上外延生长的SiGe层进行了研究，并利用透射电镜、AES、Raman光谱、X-ray多晶衍射等技术对SiGe／SOI材料做了表征。结果表明：制备的材料中Ge／Si元素分布均匀，SiGe层是高度弛豫的，SiGe层中应变通过产生失配位错被释放出来。     

HV/CVD Grown Relaxed SiGe Buffer Layers for SiGe HMOSFETs

High-vacuum/chemical-vapor deposition (HV/CVD) system was used to grow relaxed SiGe buffer layers on Si substrates. Several methods were then used to analyze the quality of the SiGe films. X-ray diffraction and Raman spectroscopy showed that the upper layer was almost fully relaxed. Second ion mass spectroscopy showed that the Ge compositions were step-graded. Transmission electron microscopy showed that the misfit dislocations were restrained to the graded SiGe layers. Tests of the electrical properties of tensile-strained Si on relaxed SiGe buffer layers showed that their transconductances were higher than that of Si devices. These results verify the high quality of the relaxed SiGe buffer layer. The calculated critical layer thicknesses of the graded Si1-xGex layer on Si substrate and a Si layer on the relaxed SiGe buffer layer agree well with experimental results.     

Fabrication of High Quality SiGe Virtual Substrates by Combining Misfit Strain and Point Defect Techniques

High quality strain-relaxed thin SiGe virtual substrates have been achieved by combining the misfit strain technique and the point defect technique.The point defects were first injected into the coherently strained SiGe layer through the "inserted Si layer" by argon ion implantation.After thermal annealing,an intermediate SiGe layer was grown with a strained Si cap layer.The inserted Si layer in the SiGe film serves as the source of the misfit strain and prevents the threading dislocations from propagating into the next epitaxial layer.A strained-Si/SiGe/inserted-Si/SiGe heterostructure was achieved with a threading dislocation density of 1×104cm-2 and a root mean square surface roughness of 0.87 nm.This combined method can effectively fabricate device-quality SiGe virtual substrates with a low threading dislocation density and a smooth surface.     

激光辅助制备多孔硅锗的形貌和PL光谱研究

用改进的双槽法和激光辅助照射制备多孔硅锗,用电子扫描探针观察其形貌.同时测样品的PL光谱,峰位在725nm左右,且不随制备条件的变化而变化.强度比一般多孔硅的强度强10倍左右.提出了量子受限和界面态效应综合模型来解释其发光.     

应变SiGe SOI p-MOSFET温度特性研究

SiGe SOI p-MOSFET在高频、高速、低功耗、抗辐射方面具有极大的优势。但二氧化硅埋层较低的热导率以及SiGe材料较低的热稳定性,使器件内部自加热效应的减弱或消除成为提高器件温度特性的关键因素。对应变SiGe SOI p-MOSFET温度特性机理进行研究,给出了三种缓解MOS—FET器件内部自加热效应的结构,并对其效果进行对比分析。结果表明：DSOI结构不适宜于低压全耗尽型SOI器件;Si3N4-DSOI结构对自加热的改善幅度较小;Si3N4埋层结构效果最好,尤其在低温领域改善更为明显。     

SiGe合金氧化层中的纳米结构

我们在硅锗合金衬底上采用氧化等制膜方式生成零维和三维的纳米结构样品，用高精度椭偏仪(HPE)、卢瑟福背散射谱仪(RBS)和高分辨率扫描透射电子显微镜(HR-STEM)测量样品的纳米结构。并采用美国威思康新州立大学开发的Rump模拟软件对卢瑟福背散射谱(RBS)中的CHANNEL谱和RANDOM谱分别进行精细结构模拟。计算且测量出纳米氧化层与锗的纳米薄膜结构分布，并且反馈控制加工过程。优化硅锗半导体材料纳米结构样品的加工条件。我们在硅锗合金的氧化层表面中首次发现纳米锗量子点和量子层结构，我们首次提出的生成硅锗纳米结构的优化加工条件的氧化时间和氧化温度的匹配公式和理论模型与实验结果拟合得很好。     

MECHANISM OF NANOSTRUCTURE IN OXIDATION OF Si1-xGex AL-LOYS

我们在硅锗合金衬底上采用氧化等制膜方式生成零维和三维的纳米结构样品,用高精度椭偏仪(HPE)、卢瑟福背散射谱仪(RBS)和高分辨率扫描透射电子显微镜(HR-STEM)测量样品的纳米结构,并采用美国威思康新州立大学开发的Rump模拟软件对卢瑟福背散射谱(RBS)中的CHANNEL谱和RANDOM谱分别进行精细结构模拟,计算且测量出纳米氧化层与锗的纳米薄膜结构分布,并且反馈控制加工过程,优化硅锗半导体材料纳米结构样品的加工条件.我们在硅锗合金的氧化层表面中首次发现纳米锗量子点和量子层结构,我们首次提出的生成硅锗纳米结构的优化加工条件的氧化时间和氧化温度的匹配公式和理论模型与实验结果拟合得很好.