宽带数字接收机脉冲信号提取实现

在一种高效宽带数字信道化接收机模型的基础上,利用高性能FPGA数字信道化接收机的搭建,并完成雷达脉冲信号参数的提取.针对均匀信道化处理跨信道信号和时域重叠信号时的问题,提出了脉冲上下沿频率判决和双进程状态机等处理手段.实现了跨信道信号的合并与时域重叠信号的分离,有助于雷达信号脉冲包络和脉冲描述字的提取,具有时效性高的优点.在FPGA上仿真实现验证了方法的实用性.     

RS485高速数据传输协议的设计与实现

为实现远距离的高速基带信号传输,该文设计了一种以RS485标准为物理层基础,在现场可编程门阵列(FPGA)平台上实现的数据传输协议.该协议利用串行信号的跳变沿作为高速时钟检测的起点实现位同步,可以有效地解决信号码间干扰问题;利用8B/10B编码实现帧同步,可以保证位同步的准确性和帧同步控制字符的可靠性.该文利用FPGA平台对协议进行了实验测试,测试结果表明该协议可以实现220 m距离上的14.5 Mb/s的有效数据传输,为长距离的高速数据传输提供了可靠的实现方法.     

基于USB总线的多功能车辆总线网卡设计与实现

对多功能车辆总线（MVB）网卡的结构进行分析,运用VHDL语言实现FPGA中的逻辑设计,使用USB总线实现PC机与FPGA之间的高速数据传输,从而实现PC机与MVB网卡的通信.介绍了USB接口部分的硬件电路设计、FPGA的软件设计以及上位机的软件设计.目前,本设计方案已成功应用于某地铁列车通信控制系统.     

基于PMSM混沌系统的保密视频通信系统的FPGA设计与实现

提出了一种基于永磁同步电机(PMSM)混沌系统和FPGA技术实现视频数据保密通信的方法.采用Verilog HDL语言对PMSM混沌系统进行FPGA电路设计与实现,得到的FPGA硬件实现结果与数值仿真结果一致.在此基础上,进一步对一种基于该混沌系统和反馈型驱动响应式同步混沌保密通信制式的保密视频通信系统进行分析研究.实际FPGA硬件实验结果证明了该保密视频通信系统的安全性和可行性.     

3 bit块自适应量化算法的FPGA实现

用现场可编程门阵列(FPGA)对合成孔径雷达(SAR)原始数据进行压缩能降低数据压缩时间,增加雷达分辨力.针对分块自适应量化(BAQ)算法的理论基础以及数字信号处理器(DSP)与FPGA各自的结构特点,提出了用FPGA实现BAQ压缩,并介绍了具体实现过程.试验结果表明,用FPGA实现BAQ压缩速度快,电路结构简单,压缩后的信号保真度高,因此用专用集成电路对SAR原始数据进行压缩将是改善数据压缩速率的有效手段.     

嵌入式Linux下FPGA 与ARM处理器DMA 数据采集程序设计

在嵌入式系统的高速数据采集过程中,往往需要使用到FPGA与ARM之间的DMA技术,这其中,FPGA在嵌入式Linux下的DMA驱动程序是难点.介绍了在实际工作的过程中,如何实现FPGA的DMA驱动,完成从FPGA中采集红外热图数据的实时传输.     

基于FPGA的纸币图像采集系统设计

为实现清分机对纸币图像快速准确地采集,提出了一种基于FPGA的图像采集系统设计.系统由CIS采集模块、A/D转换模块和FPGA与DSP之间数据传输缓存模块组成.讨论了采集系统的结构和FPGA对于各模块的逻辑控制过程.这种设计具有功能集成、实现简单和修改方便等优点,能得到满意的图像结果.     

并行分布式算法在FIR数字滤波器中的应用

自从FPGA问世以来,在很长一段时间内,FPGA一直被用于逻辑或时序控制上,很少用于信号处理方面,主要原因是FPGA中没有直接的硬件乘法器.通过分布式算法,对于固定系数的乘法这个问题得到了很好的解决.本设计在深入分析分布算法的前提下,针对FPGA的结构特点,提出在FPGA中实现分布式算法的一种方案,解决了FIR数字滤波器在FPGA中实现的关键问题.     

一种基于FPGA的低功耗、容错状态机设计方法

针对FPGA(Field Programmable Gate Array)在航空航天领域应用面临的可靠性和功耗问题,提出了一种适于FPGA实现的低功耗、容错有限状态机设计方法.该方法与传统FPGA中实现状态机占用布线资源、查找表、寄存器等资源的思想不同,它将状态机映射到FPGA内嵌块RAM,同时采用两块RAM构成双模冗余结构,通过比较两块RAM输出数据的一致性确定RAM中数据出错的情况,并结合奇偶校验进行检错与纠错.实验结果表明:与经典的三模冗余方法相比,该方法有更低的功耗和更高的可靠性,并能对一位错误实现在线纠错.     

基于FPGA的频率远距离稳定传输方案设计及实现

研究了通过电学补偿且基于FPGA (field programmable gate array)设计实现的频率远距离稳定传输问题.根据共轭相位补偿法原理,设计了基于FPGA的数字锁相环频率远距离稳定传输方案.该方案通过4次变频及滤波来提取远端信号和本地信号的相位差,利用锁相环使远端的信号相位变化与本地点的基准信号相位变化相同,从而实现频率远距离稳定传输.在基于FPGA的数字信号处理板上对该方案进行了实现,并给出了具体的实现方案和FPGA实现结果.由于变频、滤波及锁相环均在FPGA内部通过编程实现,该实现方案具有很强的参数选择灵活性及工程易实现性.最后,设计了链路时延测量回路,对不同条件下频率传输的稳定性进行测量,测量结果表明,设计的频率传输方案有效地减小了环境温度变化对信号在光纤中传输时延的影响.     

基于FPGA的双边沿触发实现

数字系统的时钟树走线最长,连接器件最多。单边沿触发的数字系统冗余的时钟边沿跳变必带来不容忽视的功率浪费。针对FPGA/CPLD中触发器均是单边沿触发的特点,用延时法、单稳态触发器法与采样法对时钟进行倍频处理,实现了系统的双边沿触发。在同样的时钟触发下,系统功耗大大降低,且系统数据处理速度提升一倍。     

FPGA的可靠时钟设计方案

对于现场可编程门阵列(FPGA)常见的6种时钟设计,根据建立时间和保持时间的要求,按照同步设计原则,分别给出可靠的时钟设计方案.利用这些方案来设计FPGA的时钟,可以更容易完成FPGA的项目设计,使得FPGA系统更稳定、更可靠.     

基于DDS和PLL技术实现的L波段高码速率(16Mb/s)MSK调制源

本文介绍了一种实现MSK调制信号的方法。该方法结合了DDS和PLL技术的特点,采用二次混频方案,实现了码速率达16Mb/s的L波段(1030MHz和1090MHz)MSK调制信号源。文中对调制后的信号质量进行了测试,并通过测试结果对DDS系统时钟与FPGA系统时钟同步的重要性进行了说明。测试结果表明该信号源的EVM RMS值最大为6.7%(在1030MHz时测得),最小仅为2.3%(在1090MHz时测得),并且当DDS系统时钟与FPGA系统时钟同步时,其调制信号的信号质量要大大优于两者不同步时的信号质量。     

Rijndael算法三级子流水线结构的FPGA实现

提出了基于FPGA的Rijndael算法三级子流水线结构的设计方案,并在CycloneII系列FPGA芯片上实现,占用逻辑单元11840余个。在三个时钟周期内完成一轮变换,与在一个时钟周期内完成一轮变换相比,提高了运算速度。该方案适用于加密、解密和密钥编排算法。该流水线结构由数据运算模块、密钥编排模块和输入输出模块组成,给出了各模块的硬件实现框图。数据运算模块完成各轮变换,密钥编排模块产生各轮变换所需要的轮密钥,输入输出模块主要完成数据输入输出格式变换。     

用FPGA实现高频时钟的分频和多路输出

FPGA(现场可编程逻辑门阵列)内部集成了四个全数字片内延时锁定环电路(Delay—Locked Loop，编写为DLL)，利用它能够实现对芯片输入时钟的零延时输出和时钟倍频，分频以及镜像操作等多种控制功能。本就是用DLL的功能来实现对64MHz的高频时钟的分频和多路输出。     

独立前向滑块式超高速Viterbi译码器结构设计

超宽带(UWB)通信系统需要高达480Mb/s的Viterbi译码器,而传统并行Viterbi译码器结构难以在现场可编程门阵列(field-programmable gate array,FPGA)上实现该速率。该文提出了独立前向滑块式并行Viterbi译码结构,解决了传统并行Viterbi译码器硬件实现存在的布线拥塞、逻辑资源消耗过大等技术难题,有效提高了系统最大工作时钟频率;同时,给出一种精简加比选单元(ACSU),通过减少加比选迭代运算阶数,降低了关键路径延时,进一步提高了系统最大工作时钟频率。完成4路并行Viterbi译码器的硬件设计,并在Xilinx Virtex-4FPGA上进行了验证,其最高译码速率达720Mb/s。     

基于1 bit量化的超宽带同步技术研究

为有效简化FPGA运算复杂度,降低FPGA处理时钟,在传统的滑动窗相关的基础上,结合1 bit量化方法及多径能量积累的抗多径算法,提出了一种基于1 bit量化的超宽带多路并行同步方法,在此基础上设计了FPGA实现方案.推导分析了1 bit量化同步方法对系统性能的影响,给出了信噪比损失的量化结果.仿真结果表明,在低信噪比条件下,1 bit量化方法引入2 dB的信噪比损失.在高斯信道和瑞利信道下,通过针对虚警概率和漏检概率的分析及仿真,找到最优门限范围.      

数字电路在EDA开发系统上的实现方法研究

目的 研究数字电路在EDA开发系统上的实现方法.方法 以数字钟设计为例,针对两款具体的CPLD/FPGA开发系统给出了不同的设计思路和实现方案.结果 下载/配置到实验板的目标器件上,经实际电路测试验证,达到了预期的设计要求.结论 基于EDA技术的数字电路开发方便、灵活、高效,成本低,上市周期短.     

长线422高速传输中的收发模块设计

为了实现长线422的串行高速传输,设计了以FPGA为控制芯片,DS26C31和DS26C32为差分线路驱动器的长线422收发模块电路;并给出了FPGA内部通过严格控制时钟实现高速串行发送、串行接收单元的逻辑设计。经测试,该设计能实现45 m双绞长线,速率达10.3 Mb/s的稳定可靠传输。