以读悟写,以读促写之我见

初中语文教学必须把读写结合起来,以读悟写,以读促写,提高学生读写能力.通过阅读积累词汇,增强语感,感悟表达,学会观察,学习章法,形成能力.     

基于门限和数据 Cache 预测的同时多线程调度策略

同时多线程处理器每周期从多个活动线程取指令执行,极大地提高了处理器的性能,线程调度策略直接影响SMT处理器的性能.详细分析了SMT中导致指令队列阻塞的各种因素,以及它们对系统性能的影响.在ICOUNT取指调度策略的基础上,提出了一种基于门限的线程调度策略,它考虑了各种导致IQ阻塞的因素及其对IQ效率的影响程度,相对ICOUTNT策略,将IPC平均提高了4.141%.在此基础上,通过统计分析两次数据Cache缺失之间的距离,提出了数据Cache预测技术,又将IPC提高了0.65%.     

OpenSPARC T1处理器Cache的优化研究

文章以OpenSPARC T1处理器为例,分析了片上多线程结构(chip multi-threading,CMT)处理器由于Cache抖动引发的缓存冲突等问题,通过引入空间锁环机制,减少程序中循环体被替换出Cache的概率,降低Cache冲突,从而提高多线程处理器性能。结果表明,使用空间锁环机制有效降低了缓存延迟和Cache的失效率。     

数据库读写策略在文本挖掘中的优化研究

在文本挖掘过程中,对数据库中存储的分词数据进行读写操作是一个非常重要的过程.当存储在数据库中的数据量是海量时,对数据库的读写操作就非常频繁,如果采用常规的数据库读写策略进行数据处理,则效率会很低,从而影响整个文本挖掘项目的实施进度.为了提高数据处理的效率,以文本挖掘中新词候选词的产生过程为应用背景,对常规的数据库读写策略进行优化研究,设计并实现了优化后的数据库读写策略.实验表明,采用优化后的数据库读写策略的数据处理效率比常规的数据库读写策略的数据处理效率高.     

片上多核中一种共享感知的数据主动推送Cache技术

针对片上多核处理器的二级Cache访问延时持续增加以及并行程序在运行时线程间执行速率差异大的问题,提出了一种基于共享感知的数据主动推送Cache技术(SAAPC).SAAPC技术充分考虑并行程序的系统性能由速度最慢的线程所决定这一重要特性,根据并行线程间读数据共享程度高以及共享读数据访问局部性好的特征,采用基于指令的方法来预测共享读数据流,在后行线程需要共享数据之前将其主动推送至该线程的一级Cache中去,从而减少较慢线程的数据访问延时,提高执行速率,降低较慢线程与先行线程间执行速率的差异.SAAPC技术避免了预取技术所带来的额外片外带宽增加的缺点.使用SESC模拟器对来自于SPLASH2测试程序集的5个存储敏感型并行程序进行了测试仿真,结果表明,与传统的共享Cache相比,使用SAAPC技术减少了并行线程间执行速率的差异,系统的每周期指令数平均提高了7%,最高达到13.1%.     

“写长法”在英语专业读写模式中的应用

外语写长法是一种以写促学的教学理念。其理论基础是二语习得输入,输出假说。主张通过调整学生英语写作长度,增强其写作信心,激发写作热情,提高英语熟练程度,并实现以写促学。在英语教学中,阅读是输入的核心,写作是输出的主要形式。读写结合便是输入和输出结合的方式之一。本文旨在探索＂写长法＂在英语专业一、二年级学生阅读写作中的应用。     

频率2 GHz的16核处理器二级缓存设计

摘要：
提出了针对多核处理器的2级缓存L2 Cache设计方案,以高效地处理访存请求.采用优化的目录协议维护与1级缓存L1 Cache的数据一致性,并结合片上目录来维护L2 Cache之间及其与3级缓存L3 Cache之间的一致性;在L2 Cache设计中,提出了基于MESIA F的Cache一致性协议,实现了最早返回取数数据的短流水线设计;采用相关链和远程链机制解决了监听应答导致的死锁问题;通过基于流水线的睡眠与唤醒技术降低了漏流功耗;通过细粒度门控时钟降低了其动态功耗.后端设计结果表明,经过优化设计的L2 Cache达到了频率2 GHz的设计目标,并已成功应用于某16核处理器芯片. 关键词：
中图分类号： 文献标志码： A     

实时视频SDRAM控制器的FPGA设计与实现

描述了一种1024×768高分辨率实时视频图像数据处理的方法。由于高分辨率的视频流数据量大,又要进行实时显示,对于这样大的数据量必定要求大容量存储器来进行缓存; SDRAM存储量大,价格低廉,非常适于本系统。分析了设计中所用的SDRAM性能、特点,给出了SDRAM初始化方式及其相应的模式设置值,并根据本设计的实际情况对SDRAM状态机进行了简化,给出了一种相对容易实现的SDRAM状态机。为了实现快速实时的视频传输数据,使用了两片SDRAM进行读写切换,以写满写SDRAM为切换的标志,这样保证图像数据实时显示。并在相应的硬件电路上做了彩条实验,证明控制器操作的可行性。     

实时视频SDRAM控制器的FPGA设计与实现

描述了一种1024×768高分辨率实时视频图像数据处理的方法。由于高分辨率的视频流数据量大,又要进行实时显示,对于这样大的数据量必定要求大容量存储器来进行缓存;SDRAM存储量大,价格低廉,非常适于本系统。分析了设计中所用的SDRAM性能、特点,给出了SDRAM初始化方式及其相应的模式设置值,并根据本设计的实际情况对SDRAM状态机进行了简化,给出了一种相对容易实现的SDRAM状态机。为了实现快速实时的视频传输数据,使用了两片SDRAM进行读写切换,以写满写SDRAM为切换的标志,这样保证图像数据实时显示。并在相应的硬件电路上做了彩条实验,证明控制器操作的可行性。     

基于训练方式的存储器时钟信号的自适应同步

存储器是现代电子系统的核心器件之一, 常用于满足不同层次的数据交换与存储需求. 然而频率提高、时钟抖动、相位漂移以及不合理的布局布线等因素, 都可能导致CPU对存储器访问稳定性的下降. 针对同步动态随机读写存储器(synchronous dynamic random access memory, SDRAM)接口的时钟信号提出了一种自适应同步的训练方法, 即利用可控延迟链使时钟相位按照训练模式偏移到最优相位, 从而保证了存储器访问的稳定性. 在芯片内部硬件上提供了一个可通过CPU控制的延迟电路, 用来调整SDRAM时钟信号的相位. 在系统软件上设计了训练程序, 并通过与延迟电路的配合来达到自适应同步的目的：当CPU访问存储器连续多次发生错误时, 系统抛出异常并自动进入训练模式. 该模式令CPU在SDRAM中写入测试数据并读回, 比对二者是否一致. 根据测试数据比对结果, 按训练模式调整延迟电路的延迟时间. 经过若干次迭代, 得到能正确访问存储器的延迟时间范围, 即“有效数据采样窗口”,取其中值即为SDRAM最优时钟相位偏移. 完成训练后对系统复位, 并采用新的时钟相位去访问存储器, 从而保证读写的稳定性. 仿真实验结果表明, 本方法能迅速而准确地捕捉到有效数据采样窗口的两个端点位置, 并以此计算出最佳的延迟单元数量, 从而实现提高访问外部SDRAM存储器稳定性的目的.     

一种面向输入缓冲交换机的多VC共享预取结构

针对目前交换机的输入缓冲区读延迟增大导致交叉开关吞吐率下降的问题,提出了多VC共享预取结构SPB,用于隐藏数据缓冲区SRAM的读延迟.设计了旁路写入控制、读写地址管理、预取管理等关键功能,用Verilog语言实现了SPB结构,通过模拟器测试了SPB结构的读写性能.模拟和分析结果表明,采用SPB结构的输入缓冲区能够降低读写延迟,提高输入缓冲区的写入和读出吞吐率.SPB结构能够被方便地应用于静态分配多队列或动态分配多队列缓冲区中,加快缓冲区的读写速度,从而提高整个交换机的吞吐率.     

基于中央缓存的ATM多址传输仿真模型

提出一种称为具有输出缓冲和屏蔽优先级的单写单读方案，实现多址传输并解决多址传输与单址传输的冲突，降低信元丢失率和信元延时，给出了该方案的仿真建模方法。     

基于FPGA的DDR2 SDRAM数据存储研究

DDR2 SDRAM具有存取速度快,容量大等特点,它在内存、显存及数据暂存方面有着广泛的应用。本文基于Xilinx Virtex5 Fx70TFPGA对DDR2 SDRAM数据存取做了较为详细的探讨,希望对相关设计人员有一定的参考价值。     

eDRAM高速读写和紧凑式电荷转移刷新方案

提出了一种采用逻辑工艺、访存速度优化、降低刷新功耗的动态随机存储器（DRAM）,使其在嵌入式系统的设计与制造中易于与高性能逻辑电路融合.采用读写前置放大的高速读写方案,使DRAM读写速度得到了优化;采用紧凑式电荷转移刷新替代传统刷新方案,在降低了刷新功耗的同时,缩短了DRAM的刷新时间开销,提高了DRAM的数据可访问性...     

基于FPGA的同步动态随机存储器测试仪的实现

针对动态同步存储器在高速运行时出现的读写错误,设计了一种自动测试仪,允许自动改变电压,自动调整同步内存的参数,通过大量数据读写内存来确定故障芯片对哪种参数比较敏感,从而确定测试方案。     

对象存储系统的合作缓存方案

结合对象存储系统的数据访问模式,综合设计客户端和元数据服务的缓存,构造存储系统的合作缓存方案.该方案将客户端和元数据服务器的缓存作为整体进行设计,以达到提高缓存利用率的目的;通过缓存准入策略合理选择数据传送模式,减少数据传送的通信量;同时,合作缓存方案根据数据对象的大小、访问成本和网络负载动态地调整缓存策略,提高存储系统的服务质量.实验显示,合作缓存方案能较好地适应不同的工作负载,有效提高了系统的输入输出性能.     

飞机座舱图形显示加速系统设计及FPGA实现

提出一种飞机座舱综合显示系统中基于现场可编程门阵列(FPGA)的2D图形硬件加速引擎设计方案,将图形分解为一系列基本的点和水平线输出.为避免图形加速引擎直接对SDRAM的零碎操作导致的存储器操作瓶颈,引入图形缓存机制,并根据图形像素的存储特点,提出远区域优先(FAF)图形缓存页面淘汰算法.讨论图形加速引擎内部各模块的逻辑结构及其逻辑设计,在对模块进行波形仿真的基础上,实现系统级仿真结果的可视化验证.仿真及实际应用结果表明,所提出的图形加速引擎提高了图形显示性能,满足当前飞机中对2D图形实时显示及飞控系统的可靠性要求.