千兆以太网同步检测集成电路设计

采用两组分接电路结构，并将同步码字检测电路置于间，设计了千兆以太网同步检测集成电路。实现1．25Gb/s速率的千兆以太网数据由1路到10路的串并转换以及同步码这的检测。分析了RC网络效应对超高速集成电路中互连线的影响，基于TSMC0．35μmCOMS工艺建立电路模型，使用Smartspice工具在不同温度（0－70℃）、电源电压（3．15－3．45V）及输入信号等条件下进行仿真.结合版图参数提取后仿真的比较，证明了该设计在减小规模，简化结构和加快仿真流程方面的有效性，电路版图采用全定制方式实现。     

CMOS图像传感器LVDS驱动器电路设计

为解决在2． 5 V 供电下的LVDS( Low Voltage Differential Signaling) 驱动器处理1． 2 V 数字信号时,由于传统电平转换电路性能较差,且易产生误码的问题,设计了一款应用于CMOS ( Complementary Metal Oxide Semiconductor) 图像传感器芯片的LVDS 接口电路,该芯片中数字电路采用1． 2 V 供电,LVDS 驱动器使用2． 5 V供电。笔者提出两种电平转换电路方案,用于解决该问题。方案1 将1． 2 V 数字信号进行电平转换,再使用D 触发器对转换后的信号进行采样,从而避免误码的产生; 方案2 使用迟滞比较器作为电平转换电路。设计采用TowerJazz 65 nm CMOS 工艺进行流片验证。经过测试,两种方案均有效地解决了LVDS 驱动器误码的问题。     

千兆以太网物理层时钟产生/倍频单片集成电路设计

给出了一个基于TSMC 0.18 μm CMOS工艺设计的千兆以太网物理层时钟产生/倍频单片集成电路.芯片采用电荷泵结构的锁相环实现,包括环形压控振荡器、分频器、鉴频鉴相器、电荷泵和环路滤波器等模块,总面积为1.1 mm×0.8 mm.采用1.8 V单电源供电,测得在负载为50 Ω时电路的输出功率大于5 dBm.芯片在PCB板上键合实现锁相环路的闭环测试,测得锁定范围为130 MHz;当环路锁定在1 GHz时,振荡器输出信号的占空比为50.4%,rms抖动为5.4 ps,单边带相位噪声为-124 dBc/Hz@10 MHz.该电路适当调整可应用于千兆以太网IEEE802.3规范 1000BASE-X的物理层发信机设计.     

面向片上互连的低功耗CNRZ5 125 Gb/s高速SerDes发射机

为解决高性能CPU、GPU、AI等高端芯片的片上互联（D2D）带宽低、引脚效率不高的问题,设计了一款面向超短距离传输（USR）的低功耗、高引脚效率的125 Gb/s发射机。为提高引脚效率,该电路采用相关非归零编码（CNRZ）技术;为降低发射机功耗,采用一种预编码的电压模驱动（SST）技术;为解决传统电路两级2∶1 MUX功耗大的问题,采用CMOS的4∶1 MUX。该发射机采用CMOS 28 nm工艺设计,0.9 V电压供电。仿真结果表明,基于CNRZ技术的发射机工作在125 Gb/s时,输出信号最小眼宽可达0.41 UI（1 UI=40 ps）,系统功耗为1.1 pJ/bit,引脚效率由5 bit/10 wire提高到5 bit/6 wire。     

RS-485全工收发器芯片的设计

介绍了一种基于CMOS工艺的低功耗RS-485全工收发器芯片的工作原理及其电路与版图的设计．该芯片采用单一5V供电电源，其待机功耗小于1nA，采用限摆率技术将最大通信速度降低至250Kbit／s，最大通信距离提高到400m，同时满足可带24个负载的要求．芯片内设的短路保护、开路保护、雷击保护、过温保护等电路可保证收发器在恶劣的应用环境下正常工作．     

100 Mbit/s以太网卡芯片设计与静态时序分析

介绍了100Mbit／s以太网卡控制芯片设计体系结构，提出在该芯片设计流程中采用静态时序分析对设计进行门级验证。该设计的门级验证结果表明采用静态时序分析提高了该网卡芯片设计中时序设计的准确性，提高了验证效率，从而加快了设计的周期。     

基于GND采样技术的逐次逼近型模数转换器设计

针对柔性压阻式压力传感器输出信号数字化对功耗和面积的要求，设计了一款低功耗逐次逼近型（SAR）模数转换器（ADC）.电路采用了基于GND采样的单调开关切换方案降低DAC开关能耗，并使用了分段电容阵列，在进一步降低切换功耗的同时，还缩减了整体电路的面积开销.此外，电路还设计了两级预放大器来降低动态比较器的噪声和失调，采用动态元件匹配技术（DEM）来提高ADC的线性度.在 1P6M CMOS工艺下实现了该ADC的电路设计和版图绘制，芯片内核面积约，在1.8 V的电源电压下功耗为.流片测试结果显示：SAR ADC在250 kHz的采样率下以11 bit输出时，信噪失真比SNDR为65.0 dB，有效位数ENOB为10.51 bit.     

喂毛机电子称重变送器的研制

为了提高喂毛机的喂入均匀性和喂毛电子称的称重精度，研制了一种用于喂毛机的电子称重变送器．采用了16位模／数转换芯片AD7705，AD7705由精减指令集微控制器AT90S1200控制．为了消除工业现场的干扰，在AD芯片自带数字滤波的基础上，微处理器要对称重信号进行软件滤波．变送器与主机之间传送数字信号，采用光电偶合器隔离．采用先进的数模转换芯片，合理的电路拓扑设计和数字滤波技术，有效地提高了称重信号的精确性和稳定性．     

一种基于分段电容的低功耗SARADC设计

针对当前物联网技术对功耗的严格要求,设计了一种基于分段电容的低功耗SAR ADC电路.电路通过使用分离电容阵列来降低整个CDAC所需要的单位电容数和ADC的功耗.同时采用了分离电容校正技术来降低整体CDAC的非线性和失调校正技术来降低比较器电路的失调.在0.18,mm CMOS工艺下完成了一款10-bit 10-Msample/s的电路原型设计及相应的版图设计和验证工作,带有PAD的芯片整体面积为1,2mm.芯片后仿真结果表明:该转换器在校正情况下,4.89,MHz输入信号频率下信号噪声谐波比(SFDR)为61.43,dB,比不校正提高了54%,;有效位数达到9.90,bit,比不校正提高了3.7,bit;在1.8,V电源电压下功耗仅为255.61,mW.     

一个0.9 V电源电压16位300 μW音频ΣΔ调制器

设计了一个应用于0.9 V电源电压,精度达16 bit,功耗仅为300μW的音频ΣΔ调制器.调制器采用了前馈单环三阶结构,以降低整个调制器的功耗;并采用时钟自举电路以实现低电压下CMOS开关的良好导通.芯片采用SMIC 0.18μm一层多晶六层金属工艺进行设计和仿真,芯片核心部分面积为0.7 mm×0.66 mm.后仿真结果显示该调制器在20 kHz的音频信号带宽范围内信噪比可达93 dB.