| 100 Mbit/s以太网卡芯片设计与静态时序分析 |
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| 引用本文： | 黎声华,莫迟,邹雪城,陈朝阳.100 Mbit/s以太网卡芯片设计与静态时序分析[J].华中科技大学学报(自然科学版),2003,31(7):13-15. |
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| 作者姓名： | 黎声华 莫迟 邹雪城 陈朝阳 |
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| 作者单位： | 华中科技大学图像识别与人工智能研究所 |
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| 基金项目： | 航天创新基金资助项目. |
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| 摘 要： | 介绍了100Mbit／s以太网卡控制芯片设计体系结构，提出在该芯片设计流程中采用静态时序分析对设计进行门级验证。该设计的门级验证结果表明采用静态时序分析提高了该网卡芯片设计中时序设计的准确性，提高了验证效率，从而加快了设计的周期。
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| 关 键 词： | 静态时序分析 数字集成电路 验证 |
| 文章编号： | 1671-4512(2003)07-0013-03 |
| 修稿时间： | 2002年12月4日 |
Design of 100 Mbits/s ethernet card circuit and its static timing analysis |
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| Li Shenghua,Mo Chi,Zou Xuecheng,Cheng Zhaoyang.Design of 100 Mbits/s ethernet card circuit and its static timing analysis[J].JOURNAL OF HUAZHONG UNIVERSITY OF SCIENCE AND TECHNOLOGY.NATURE SCIENCE,2003,31(7):13-15. |
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| Authors: | Li Shenghua Mo Chi Zou Xuecheng Cheng Zhaoyang |
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| Institution: | Li Shenghua Mo Chi Zou Xuecheng Cheng Zhaoyang |
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| Abstract: | The static timing analysis was used in the gate verif ic ation of 100?Mbit/s ethernet card chip. It is shown that the static timing anal ysis can improve the veracity of design, converge quickly on meeting timing cons traints and reduce the design time. |
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| Keywords: | static timing analysis integrate circuit verification Li Shenghua Postgraduate Institute for Pattern Recogni tion & AI Huazhong Univ of Sci & Tech Wuhan 430074 China |
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