重模多项式乘法在FPGA上的实现

为降低基于重模多项式剩余类环矩阵的密码算法中乘法运算占用的硬件资源量,提出了一种剩余类环上乘法的流水线实现方法.该方法选用数模为216,多项武模为4次首一多项式的重模多项式剩余类环,对流水线设计进行了数学推导,给出了重模多项式剩余类环上可综合乘法模块和不可综合测试模块的Verilog HDL代码,并利用ModelSim软件进行仿真测试.测试结果表明,此方法不仅能够提高乘法运算的速度,而且将16位乘法器的数目从28个降到8个,大大降低了硬件资源消耗量,使得重模多项式剩余类环上矩阵乘法在一般的硬件电路中得以实现,为该类密码算法的推广和应用奠定了基础.     

GF(2m)域高效椭圆曲线标量乘结构的研究

为提高椭圆曲线加密运算的速度,提出了一种多项式基表示的GF(2m)域高效标量乘加速器结构.该结构对面积和性能进行了合理的权衡,采用点加、倍点模块并行运算以提高速度;为了减少面积采用并行和串行相结合的方法对点加和倍点模块进行优化,初始化和最后的坐标变换求逆模块通过优化分解成一系列乘和加运算,合并在一个模块中用串行结构实现.采用Xilinx公司的VirtexE XCV2600 FPGA硬件实现结果表明,完成有限域GF(2163)上任意椭圆曲线上的一次标量乘的全部运算时间消耗为36.5μs,适合高性能椭圆曲线加密应用的要求.     

一种小面积的基-3蝶形单元设计

为减少该蝶形单元在硬件实现中的资源消耗,提出了一种基于单精度浮点运算的基-3蝶形单元设计. 采用兼容缩放的方法来解决该蝶形单元中乘法运算,其中√3采用的缩放因子为223. 与√3的乘法操作采用有限个定点加法器来实现. 通过理论分析,该方法减少了加法器的个数,同时减少了寄存器的数量. 通过对比得出,本文采用的方法在原有的基础上减少了1个加法器和2个48位寄存器. 此外,基-3蝶形单元采用降低乘法操作数目的实现形式,使得与实数相乘的乘法数目由原来的4个降为2个. 实验结果表明,本文采用的方法节省了基-3蝶形单元实现所需的硬件资源,为降低基-3FFT实现的资源消耗打下了基础.      

分组密码算法矩阵乘法运算的设计原理

通过分析分组密码算法中矩阵乘法运算的设计原理和特点, 结合逻辑电路结构特征, 提出一种可重构矩阵乘法硬件架构的设计原理及方法. 电路模拟结果显示, 按此原理设计的运算电路在保持运算电路高效性的同时, 提高了硬件电路的灵活性.     

RS(15,9)编码器IP Core的实现

RS编码器IP核设计的难点是提高编码电路的编码运算速度。采用基于多项式乘法理论的GF(2”)上4位快速有限域乘法的方法，提高了编码电路中乘法器模块的运算速度，并对传统的编码电路进行优化，从而解决了运算速度慢的问题。使用Verilog HDL语言和Verilog7．0软件，设计了RS(15，9)编码器，通过仿真及软、硬件验证了设计的正确性。     

RSA密码算法的安全及有效实现

 RSA密码算法的实现电路易受到诸如能量分析、时间分析等旁门攻击。综述了RSA密码算法中模幂运算的主要攻击方法及其防御措施。针对模幂运算的软件实现和硬件实现,提出了基于随机概率的软件实现防御措施和基于模幂指数三进制表示的硬件实现防御措施。两种防御措施较之前的防御措施在安全性和效率方面都有显著的提高。两种防御措施具有通用性,可移植到ECC中的标量乘法运算中去。     

Verilog HDL语言的AES密码算法FPGA优化实现

AES密码算法是目前广泛使用的一种加密算法。为了对AES算法进行优化,通过对密钥扩展模块重复调用,实现代码的高效利用。具体方法为在AES算法进行加解密运算时,其中所需的密钥可在其他模块执行时重复调用,即一次生成十轮密钥,通过控制模块实现轮密钥加运算。详细叙述了改进后AES算法的Verilog HDL硬件语言实现,特别是对具体实现过程中关键核心代码进行了清晰描述,经modelsim6.1f仿真验证正确后进行了FPGA硬件实现,对FPGA硬件实现进行了实验结果正确性验证。实验结果表明,优化后的AES算法在Xilinx Virtex-V FPGA上仅占用了3 531个Slice,5 522个LUT,与同类加密算法实现所需的资源数对比,在性能同等条件下占用面积更少,可满足芯片的较小面积应用需求,从而可以使得AES算法应用于目前流行的各种小面积智能卡上。     

纠错纠删RS解码器的高速VLSI结构设计

在传统RS(Reed-Solomon)解码器设计的基础上，增加一些功能模块，使它能够同时纠正错误和删除．在设计过程中，采用比较规整的电路结构，实现了模块复用，同时降低了设计的复杂度；采用串行结构的多项式扩展模块，节省了电路面积，获得了运算的高速实现．该设计应用于DVD伺服控制芯片中，达到了预期的性能要求．     

面向分组密码算法的高面积效率可重构架构

为了提升安全应用中分组密码算法的面积效率,提出了一种基于粗粒度可重构计算的硬件架构.在可重构架构设计过程中采用了2种优化方案,即利用Benes网络优化可重构计算阵列的层间互联和基于配置信息的使用频度优化配置信息的组织方式.实验结果表明:采用基于Benes网络的层间互联方案后,可重构阵列中层间互联的面积开销减少了51.61%;采用基于使用频度的配置信息层次化组织方式后,AES分组密码算法和DES分组密码算法的配置时间分别缩短了80%和88%,配置时间占总时间的百分数分别下降了42%和39%.这2种分组密码算法在该可重构架构上实现的面积效率为同类架构的3.95和1.51倍.因此,所提的2种优化方案能够有效降低面积开销,提高可重构架构的性能,有助于分组密码算法高面积效率的实现.     

一种并行的有限域乘法器结构

提出了一种并行的有限域GF(2^m)乘法器结构．有限域乘法由多项式乘法和模不可约多项式f(x)两步实现．把多项式被乘数和乘数各自平分成3个子多项式,多项式乘法由子多项式的乘法和加法实现．当多项式的度m=500时,与传统的Mastrivito多项式乘法相比,所提出的多项式乘法结构可以减少33．1％的异或门,减少33．3％的与门．为了简化,采用特殊不可约多项式来产生有限域,此有限域乘法器结构适合高安全度的椭圆曲线密码算法的VLSI设计．     

素数域椭圆曲线密码点乘的高性能硬件实现

素数域的椭圆曲线密码（elliptic curve cryptography,ECC）被广泛应用于物联网安全设备中.针对这些具有有限硬件资源,同时也需要较高计算速度的安全设备,本文提出了一种基于改进Left-to-Right点乘算法的素数域ECC点乘高性能硬件结构.利用模块的复用与指令ROM减少了硬件资源消耗,并通过高位宽的算术逻辑单元提高了点乘计算的速度.在Virtex-5 FPGA上实现的资源使用量为2 684 LUT,16 DSP,4 BRAM,时钟频率达到150.2 MHz,完成一次点乘计算需要4.24 ms,综合的性能指标大于其他已有的素数域ECC点乘高性能硬件设计.      

基于MATLAB矩阵运算的大整数乘法设计与实现

大整数运算在信息安全、数学验证、基因工程等领域有着广泛的应用,设计有效的方案提高运算效率成为学者关注的热点。大整数乘法是大整数运算中的核心运算,对如何提高大整数乘法运算效率进行了分析总结,并利用MATLAB矩阵运算结合格子乘法等算法进行了设计与实现。实验表明通过MATLAB矩阵运算进行大整数乘法运算能有效的提高运算效率。     

基于现场可编程门阵列的矩阵求逆算法设计

针对自适应抗干扰算法在更新最优权值时存在时间延迟问题,提出了一种基于Cholesky分解的矩阵求逆算法实现架构。该实现架构主要包括协方差矩阵计算模块、Cholesky分解模块、计算下三角矩阵的逆矩阵模块、三角矩阵相乘和权值计算模块。本设计可完成在最短权值更新时间的前提下,对高阶采样矩阵进行求逆运算。仿真结果表明,在FPGA的硬件平台上,一次权值的更新时间只需要1.2 ms。本设计为自适应抗干扰快速求解权值提供了一种切实可行的解决方案,对存在类似需求的权值求解系统具有一定的参考价值。     

基于FPGA的OFDM调制器的设计

提出了一种新的流水线FFT设计方法来实现OFDM调制解调:利用旋转因子对称性、简化的复数乘法和旋转因子CSD编码来简化蝶形单元设计,并按照读修改地址写的顺序,利用双口RAM从一级向下一级来传送数据.该方法实现蝶形运算不需要乘法器、不需要ROM来存储旋转因子,需要的RAM单元也比较少.最后用该方法在FPGA上实现8pt基2的DIFFFT处理器,实验证明该方法在硬件资源消耗上有很大的改善.     

基于原子防护的SM2算法实现及简单功耗分析

SM2算法是中国商用椭圆曲线公钥密码标准算法。SM2算法实现过程中如不加防护措施,攻击者利用简单功耗分析(simple power analysis, SPA)即可破解私钥。为有效防御SPA攻击,提高算法性能,以安全芯片为基础,针对椭圆曲线标量乘运算采用优化的原子防护方法,软硬件实现了SM2算法。同时搭建安全评估环境,进行安全分析实验。结果表明,原子块内功耗波形变化规律基本一致,但原子块间局部功耗波形随着标量乘系数比特值不同而存在明显差异,从而导致私钥泄露,成为信息安全隐患。针对泄露位置进行原因分析,提出了改进的实现策略。实验结果表明所提出的策略可有效抵御SPA攻击。     

NAF的二进制表示法及其算法研究

椭圆曲线加密的快速实现研究一直是该领域的研究热点,其中二进制数的非相邻表示型(NAF)因此被广泛应用,它主要应用在点乘运算,在该算法中用到的NAF是由带符号位的数字组成,所以通常采用一位一存储的方式,然而在一些存储资源有限的设备上这是极大的浪费;为了节省存储资源,提出一种NAF的二进制表示方法,这样就能将多位NAF数值按照运行平台的字长来存储,大大提高了存储资源的利用率;在此基础上给出NAF二进制表示法的算法及其点乘算法;实验结果表明该表示法的运算效率较原算法的效率没有太大的影响,尤其在点乘运算中影响更是微弱,但是在提高存储效率方面表现突出,节省存储空间达96%以上。     

OFDM调制解调器的算法实现

介绍了利用流水线FFT设计的方法来实现OFDM调制解调.FFT处理器包括双口RAM、地址产生单元、蝶形单元及CSD陈列.该设计利用旋转因子对称性、简化的复数乘法和旋转因子CSD编码简化蝶形单元设计,并按照读-修改地址-写的顺序,利用双口RAM从一级向下一级来传送数据.