中波同步单频网的频率条件分析

介绍中波同步广播单频覆盖网特点,分析中波同步广播单频覆盖网对频率差的要求,阐述实现中波同步广播单频覆盖网频率条件的方法.     

基于FPGA的以太网与E1网中的同步动态随机存储控制器设计

为了实现不同速率数据链路通信的相互转换,提出了一种利用现场可编程门序列(FPGA)设计并实现可对同步动态随机存储器(SDRAM)进行数据缓存并高速读写的控制器.该控制器采取状态机和令牌环机制,通过对SDRAM操作,实现了双向4路的跨时钟域的匹配.该控制器适用于任意长度的以太网帧和其他类型的数据相互转换.     

数字电视广播的单频网实现及场地实验

为了实现地面数字多媒体/电视广播(DM B-T)方案的单频网(SFN)组网模式,根据DM B-T方案中的数据帧结构与绝对时间同步的特点,提出了一种基于DM B-T方案的单频网实现方法。每隔一个大帧(m ega-fram e)在M PEG-2传输码流(TS)中插入初始化包(M IP),通过检测其中包含的网络延时和时间标识信息,经过简单计算,使网络中所有发射机在时间上实现同步。通过列单频网广播的场地实验证明该方法是可行的。     

组播广播单频网中同步误差影响分析

介绍了一种包括ISI和ICI的性能分析方法。并用该方法对组播广播单频网因载频同步和时间同步误差引起的性能下降进行了分析。     

中波同步广播单频覆盖网的干扰场分析

通过介绍中波同步广播的发展历史,并对中波同步广播单频覆盖网形成的叙述,重点对中波同步广播单频覆盖网所形成相干区的要素进行分析.     

DRM单频网规划与实现

DRM是频率在30MHz以下的数字广播系统,抗多径衰弱和干扰强,适合实现单频网,本文在DRM单频网仿真分析的基础提出了网络规划策略,描述了实现发射机时延校正方法.     

基于训练方式的存储器时钟信号的自适应同步

存储器是现代电子系统的核心器件之一, 常用于满足不同层次的数据交换与存储需求. 然而频率提高、时钟抖动、相位漂移以及不合理的布局布线等因素, 都可能导致CPU对存储器访问稳定性的下降. 针对同步动态随机读写存储器(synchronous dynamic random access memory, SDRAM)接口的时钟信号提出了一种自适应同步的训练方法, 即利用可控延迟链使时钟相位按照训练模式偏移到最优相位, 从而保证了存储器访问的稳定性. 在芯片内部硬件上提供了一个可通过CPU控制的延迟电路, 用来调整SDRAM时钟信号的相位. 在系统软件上设计了训练程序, 并通过与延迟电路的配合来达到自适应同步的目的：当CPU访问存储器连续多次发生错误时, 系统抛出异常并自动进入训练模式. 该模式令CPU在SDRAM中写入测试数据并读回, 比对二者是否一致. 根据测试数据比对结果, 按训练模式调整延迟电路的延迟时间. 经过若干次迭代, 得到能正确访问存储器的延迟时间范围, 即“有效数据采样窗口”,取其中值即为SDRAM最优时钟相位偏移. 完成训练后对系统复位, 并采用新的时钟相位去访问存储器, 从而保证读写的稳定性. 仿真实验结果表明, 本方法能迅速而准确地捕捉到有效数据采样窗口的两个端点位置, 并以此计算出最佳的延迟单元数量, 从而实现提高访问外部SDRAM存储器稳定性的目的.     

浅谈广播电视数字通信系统的网同步

介绍了广播电视实现数字传输的特殊性,分析了网同步的必要性、方式及时钟类型,从时钟的工作模式、SDH(同步数字体系,Synchronous Digital Hierarchy)网同步的工作方式和SDH网元的定时方法等,指出只有实现数字通信网的网同步,才能实现数字节目的正常接收和交换。     

IEEE 1588在同步数字传送网中的应用

通过介绍精确时钟同步协议标准IEEE 1588协议以及精确时钟同步协议在SDH(Synchronous Digital Hierarchy,同步数字体系)传送网中的应用,阐述了IEEE 1588协议的基本原理,提出了IEEE 1588在SDH传送网中的实现方法,并在这一基础上提出了精确时钟同步协议在SDH同步数字传送网中的应用前景和发展方向.     

DDR2 SDRAM控制器的FPGA实现

龙芯SoC第一版本(ICT-E32)中集成的是SDRAM控制器,但鉴于SDRAM性能的限制,使其成为提高龙芯SoC性能的瓶颈.为了进一步提高龙芯SoC性能,在新一款中集成了DDR2控制器.因为DDR2采用了新技术,使其实现相对于SDRAM更为复杂,因此预先在FPGA上对其进行实现,以方便对其在整个SoC设计中的集成.目前,该控制器已经通过功能仿真,并在Xilinx公司的Virtex-4系列FPGA上得以实现.     

基于SDRAM的8051单片机控制研究

动态随机存取内存(DRAM)以芯片内部各个独立的电容来存储每个数据。SDRAM是DRAM的改良类型,它加速了数据的存取速度。设计结合SDRAM与单片机作为主控制硬件,并对传输/接收模块加以应用,以4×20液晶显示组件作为数据输出设备。设计应用于日常生活的闹铃,配合软硬件的运用,使其时间同步,并给出了软件设计思想,探讨了其在工程实践中的应用价值。     

SDRAM控制器设计及信号测试

分析了同步动态随机存储器的特点和控制原理，实现了一种基于现场可编程门阵列的SDRAM控制器的设计方案，给出了一种利用嵌入式逻辑分析仪SignalTapⅡ分析测试SDRAM信号的方法。     

实时视频SDRAM控制器的FPGA设计与实现

描述了一种1024×768高分辨率实时视频图像数据处理的方法。由于高分辨率的视频流数据量大,又要进行实时显示,对于这样大的数据量必定要求大容量存储器来进行缓存;SDRAM存储量大,价格低廉,非常适于本系统。分析了设计中所用的SDRAM性能、特点,给出了SDRAM初始化方式及其相应的模式设置值,并根据本设计的实际情况对SDRAM状态机进行了简化,给出了一种相对容易实现的SDRAM状态机。为了实现快速实时的视频传输数据,使用了两片SDRAM进行读写切换,以写满写SDRAM为切换的标志,这样保证图像数据实时显示。并在相应的硬件电路上做了彩条实验,证明控制器操作的可行性。     

实时视频SDRAM控制器的FPGA设计与实现

描述了一种1024×768高分辨率实时视频图像数据处理的方法。由于高分辨率的视频流数据量大,又要进行实时显示,对于这样大的数据量必定要求大容量存储器来进行缓存; SDRAM存储量大,价格低廉,非常适于本系统。分析了设计中所用的SDRAM性能、特点,给出了SDRAM初始化方式及其相应的模式设置值,并根据本设计的实际情况对SDRAM状态机进行了简化,给出了一种相对容易实现的SDRAM状态机。为了实现快速实时的视频传输数据,使用了两片SDRAM进行读写切换,以写满写SDRAM为切换的标志,这样保证图像数据实时显示。并在相应的硬件电路上做了彩条实验,证明控制器操作的可行性。     

SDRAM内存条控制器的设计与实现

SDRAM内存条具有速度高、容量大、接口标准、扩展方便等优点,但是它在计算机内部有专门的控制器CPU控制其工作,为了能在计算机以外的其它工程场合加以应用,就必须设计一个SDRAM内存条控制器。文中提出了层次式的设计方法,并用该方法设计了一种基于CPLD的SDRAM内存条控制器,从而解决了内存条的工程应用问题。     

一种面向写穿透Cache的写合并设计及验证

为了利用片上缓冲技术来提高处理器应用性能,提出一种面向写穿透Cache的写合并设计方法.使用同步动态随机存储器(SDRAM)的单个写方式和片上写缓冲器,对SDRAM一行内的局部数据采用写合并策略,由此提高了外部存储的访问效率,同时给出了连续和单个Cache读写的缓存与内存的数据一致性策略.在寄存器传输语言(RTL)仿真环境下使用mp3解码对Leon2处理器进行数据测试,结果表明:在缓冲区优化为3行8列的参数下,SDRAM每次行开启平均进行7.8个字的写入操作,外存的读写效率由12%提高到19%;在TSMC0.18μm工艺下,综合后面积为0.263mm2,流片后工作主频为100MHz.     

基于FPGA的同步动态随机存储器测试仪的实现

针对动态同步存储器在高速运行时出现的读写错误,设计了一种自动测试仪,允许自动改变电压,自动调整同步内存的参数,通过大量数据读写内存来确定故障芯片对哪种参数比较敏感,从而确定测试方案。     

DDR SDRAM控制器的设计及FPGA实现

介绍了DDR SDRAM控制器的系统命令和结构,设计了一种基于状态机的DDR SDRAM控制器。利用状态机对读写操作进行控制可提高系统性能,给出了基于FPGA的控制器的仿真结果。     

飞机座舱图形显示加速系统设计及FPGA实现

提出一种飞机座舱综合显示系统中基于现场可编程门阵列(FPGA)的2D图形硬件加速引擎设计方案,将图形分解为一系列基本的点和水平线输出.为避免图形加速引擎直接对SDRAM的零碎操作导致的存储器操作瓶颈,引入图形缓存机制,并根据图形像素的存储特点,提出远区域优先(FAF)图形缓存页面淘汰算法.讨论图形加速引擎内部各模块的逻辑结构及其逻辑设计,在对模块进行波形仿真的基础上,实现系统级仿真结果的可视化验证.仿真及实际应用结果表明,所提出的图形加速引擎提高了图形显示性能,满足当前飞机中对2D图形实时显示及飞控系统的可靠性要求.