基于门控时钟技术的时钟树低功耗研究

以TSMC 40 nm工艺为基础,使用Synopsys最新布局布线工具ICCII进行时钟树综合.首先利用传统门控时钟技术来降低时钟树动态功耗,在此基础上,提出了一种有别于传统门控时钟技术的新方法.实验结果表明,传统门控时钟方法在两种不同的场景(scenario)下分别降低动态功耗75.36 mW和136.84 mW,虽然不同scenario降低的动态功耗值不同,但是降低功耗的效果是一样的,降低幅度均为22%.新方法又可以进一步降低34.05 mW的动态功耗,降低幅度为12.5%,低功耗效果显著.     

一种低功耗时钟树综合的寄存器聚类方法

随着集成电路制造工艺的进步与芯片集成度的提升，对于低功耗芯片的需求越来越大.时钟网络功耗占芯片总功耗的 40%以上，优化时钟网络的功耗已成为高性能集成电路设计中最重要的目标之一.本文提出了一种新的寄存器聚类方法来生成时钟树的叶级拓扑结构，通过限制群组的扇出、负载和范围，对寄存器进行合理分组，减少了缓冲器的插入数目和总布线长度，有效降低时钟网络功耗.将该方法整合到传统的时钟树综合（CTS）流程中，在ISCAS89 基准电路上测试并分析其有效性.实验结果表明，该寄存器聚类方法在不影响时钟树最大延时的情况下，有效减少了时钟网络20%以上的功率耗散和20%以上的时钟偏移.     

基于门控时钟的CMOS电路低功耗设计

阐述了如何运用门控时钟来进行CMOS电路的低功耗设计。分析了门控时钟的实现方式,如何借助EDA工具在设计中使用门控时钟,并且附有部分脚本程序,以一个watchdogtimer模块为例,给出了相关的功耗分析报告和优化结果。这样,可以借助EDA工具的帮助,在综合时插入门控时钟,较大幅度地降低功耗,同时附带减小面积,为使用门控时钟进行低功耗设计者提供有益的参考。     

基于自适应门控时钟的CPU功耗优化和VLSI设计

提出了一种CPU的功耗优化方法,即通过自适应时钟门控来解决CPU中由于流水线阻塞、浮点处理器(FPU)和多媒体协处理器空闲所导致的动态功耗浪费.首先,设计了模块级自适应时钟门控单元,并通过芯片内部硬件电路来自动监测上述模块是否空闲,模块空闲时时钟关闭,从而消除了不需要的时钟翻转带来的模块内部动态功耗消耗.然后,将自适应时钟门控单元应用于国产处理器Unicore-2中,对其流水线阻塞、FPU和多媒体协处理器空闲的产生进行功耗优化.最后,基于TSMC 65 nm工艺下已流片芯片的网表和寄生参数文件,通过反标芯片的波形获得电路翻转率,并用Prime Time PX工具进行了功耗仿真.仿真结果表明,利用本方法运行Dhrystone,Whestone和Stream三个典型测试程序时可获得18%~28%的功耗收益,其面积代价可以忽略,并对CPU性能没有影响.     

CMOS电路的低功耗逻辑综合

针对CMOS电路的功耗来源提出了一种低功耗综合流程.这种综合流程在不改变原有电路设计的前提下同时采用了门控时钟、操作数隔离和门级功率优化来降低功耗.对一个PTC(PWM/Timer/Counter)控制器的仿真表明，这种流程可以降低电路功耗57%，与仅使用门控时钟的流程相比可以进一步降低电路功耗21%.     

多芯片组件中时钟线无时延偏差的改进四通孔(v4R)算法

由于多芯片组件(MCM)布线中所使用的四通孔(v4R)算法在时钟线网布线中不考虑其无时延偏差的特殊布线要求，会使同步功能失控。针对这一缺陷，对MCM的时钟布线提出了一种新的方法。通过引入MMM(Method of Meansand Medians)方法，使得自动布线结果中，时钟源点到各作用单元的时延相等，从而改进了v4R算法。     

CSP多核处理器芯片的低功耗设计

提出了3种高主频多核处理器CSP芯片的功耗优化技术,即电源域间隔关断技术、流量感知的动态频率调节技术和层次式门控时钟技术.结果表明,3种优化技术对降低芯片功耗的作用均非常有效,能够不同程度地降低芯片的总功耗.其中,电源域间隔关断技术能够解决静态漏流功耗,流量感知的动态频率调节技术和层次式门控时钟技术能够控制动态功耗.     

同步数字集成电路设计中的时钟树分析

时钟树的设计是同步数字集成电路设计中的一个重要部分,对系统的性能和可靠性有很大影响．文中介绍了同步数字系统的组成和时钟偏移的定义,提出了一种时钟树结构的设计方法,基于该方法用布局布线工具Astro对一个8051芯片进行了自动时钟树分析和指定结构的时钟树分析．结果表明,用文中方法设计时钟树结构能得到比自动时钟树分析更好的效果．文中还给出了设计中门控时钟问题的解决方法。     

采用时钟屏蔽策略降低测试功耗

为了降低每时钟周期的平均及峰值功耗,在两级扫描结构基础之上提出时钟屏蔽及它的改进策略。利用测试激励压缩条件和测试响应压缩条件对电路进行划分,在每个时钟周期激活子电路的方法来降低峰值。实验结果表明:采用改进策略测试的总功耗平均降低到全扫描的0.39%,峰值功耗平均降低到全扫描的16.26%,捕获阶段的峰值平均降低到全扫描的10.97%。从结果可以看出,采用多级时钟屏蔽策略进行电路测试,与传统的全扫描测试方法相比,测试功耗及其他影响扫描测试代价的参数均有明显的降低。     

用于并行调试环境的改进的物理时钟算法

为满足并行调试需要,时钟模型必须既能保证事件之间的逻辑顺序,又能为性能调试提供时间戳。现有的基于事件的物理时钟同步算法在时间戳上可能存在较大误差,为了降低误差,对现有算法进行改进。改进的算法依次对时钟偏移误差最大的局部时钟进行调整,调整的依据是两个节点之间消息的发送和接收具有对等性,调整的时候考虑了该进程和其它所有进程之间的通信传输。模拟结果表明:该算法以较小的时间代价,减少了90%左右的误差。该算法可以解决并行调试环境中的时钟同步问题。     

同步数字集成电路设计中的时钟树分析

研究了同步数字系统的组成和时钟偏移,并结合一个数字集成电路8051的时钟树设计实例,介绍了时钟树的经验结构和设计方法流程.比较了采用Synopsys公司的布局布线工具实现的自动时钟树分析与指定结构时钟树分析,证明结构恰当的时钟树能得到比自动时钟树分析更好的结果.     

基于最小生成树的时延约束多播路由算法

多播路由已有广泛的应用,但满足时延约束而代价最小的多播路由算法复杂性很高．提出一种快速有效的基于最小生成树满足端到端时延限制的多播路由算法SsTBMR．STBMR试图建立原图的满足时延约束的最小生成树,如果这样的最小生成树不存在,则用已找到的树与时延最小路径一起组成满足时延约束的多播树此算法简单易实现,时间复杂度为O(n2),与Kpp算法的时间复杂度O(△n3)相比,具有更大的应用价值．当然,这是以多播树的费用增大为代价的．实验模拟表明STBMR算法构造的多播树费用比KPP算法构造的约大4%,但STBMR算法执行所耗CPU时间比KPP算法约少54％．     

Incremental Placement-Based Clock Network Minimization Methodology

Power is the major challenge threatening the progress of very large scale integration （VLSI） technology development. In ultra-deep submicron VLSI designs, clock network size must be minimized to reduce power consumption, power supply noise, and the number of clock buffers which are vulnerable to process variations. Traditional design methodologies usually let the clock router independently undertake the clock network minimization. Since clock routing is based on register locations, register placement actually strongly influences the clock network size. This paper describes a clock network design methodology that optimizes register placement. For a given cell placement result, incremental modifications are performed based on the clock skew specifications by moving registers toward preferred locations that may reduce the clock network size. At the same time, the side-effects to logic cell placement, such as signal net wirelength and critical path delay, are controlled. Test results on benchmark circuits show that the methodology can considerably reduce clock network size with limited impact on signal net wirelength and critical path delay.     

LEO卫星IP网络组播路由算法

为了解决低轨(lowearthorbit,LEO)卫星网络中需要快速高效组播路由协议的问题,提出了一种新型LEO卫星IP网络组播路由算法。在分析建立LEO卫星网络拓扑模型的基础上,该算法利用了LEO卫星网络的自身特点,采用分布式迭代的计算模式,生成基于源端的组播路由树,大幅度地降低了算法的计算复杂度。仿真结果表明,和传统的LEO卫星网络组播路由算法相比,该算法具有较低的计算复杂度,生成的组播路由树具有较小的开销。相比于传统MRA算法,该算法生成的组播树中源点到组播成员节点的平均延时大约为前者的90%。     

LEO卫星IP网络组播路由算法

为了解决低轨(low earth orbit,LEO)卫星网络中需要快速高效组播路由协议的问题,提出一种新型LEO卫星IP网络组播路由算法。在分析建立LEO卫星网络拓扑模型的基础上,该算法利用LEO卫星网络的自身特点,采用分布式迭代的计算模式,生成基于源端的组播路由树,大幅度地降低了算法的计算复杂度。仿真结果表明:与传统的LEO卫星网络组播路由算法相比,该算法具有较低的计算复杂度,生成的组播路由树具有较小的开销。相比于传统MRA算法,该算法生成的组播树中源点到组播成员节点的平均延时大约为前者的90%。     

WDM网络中基于改进蚁群算法的受限组播路由算法

针对波分复用(WDM)光网络中动态选路和波长分配(RWA)问题,提出了一种基于改进蚁群算法的分布式动态RWA方法.在蚂蚁选路的概率中加入成本因素,并且只增加优秀路径上的信息素,从而对现有蚁群算法进行了改进,加快了其收敛速度.作者将改进的蚁群优化算法与分层图相结合,提出了一种构造时延受限的最小代价组播树的并行算法.仿真结果表明,与现有最短路经相比,该算法有效降低光路阻塞率,促进波长资源的合理分配,同时分布式的计算方法也降低了现代频繁变化的大型光网络的通信开销.     

基于FPGA的双边沿触发实现

数字系统的时钟树走线最长,连接器件最多。单边沿触发的数字系统冗余的时钟边沿跳变必带来不容忽视的功率浪费。针对FPGA/CPLD中触发器均是单边沿触发的特点,用延时法、单稳态触发器法与采样法对时钟进行倍频处理,实现了系统的双边沿触发。在同样的时钟触发下,系统功耗大大降低,且系统数据处理速度提升一倍。