基于蚂蚁路径的IDDT测试生成

始于90年代的瞬态电流测试（IDDT Testing）法可以检测出传统的电压测试法和稳态电流测试法所不能检测出的集成电路故障。瞬态电流测试产生需要一次产生两个或两个以上向量。其测试向量产生比较复杂,寻找高效的测试向量产生算法对提高测试效率具有重要意义。提出了一种基于模拟测试的蚂蚁路径瞬态电流测试产生算法。通过蚂蚁算法的自适应与正反馈的特点,寻找出一条测试集成电路故障的最佳路径,该算法思想简单,易于实现。通过SPICE模拟验证表明测试产生的结果是有效的。     

一种基于电路自反馈的测试向量产生算法

内建自测试（BIST）是可测性设计中常用的方法,其中的测试电路部分要占用一定的芯片面积。提出并实现了一种基于电路自反馈的测试向量产生算法,通过将被测电路中的一些内部节点反馈连接到被测电路的输入端,由电路自己施加测试向量进行测试。该方法可以减少BIST的面积开销,实现全速测试,同时还能保证较高的故障覆盖率。     

基于Wishbone总线结构的情景式IP核测试方案

随着集成电路技术的发展,IP核复用成为集成电路SOC设计的主流．该文通过对广泛应用于SOC设计中的Wishbone总线体系结构和国际上常用IP核测试方法的研究,提出一种基于Wishbone总线结构的情景式IP核测试方案．通过对该方案应用于实际项目后所产生实验数据的分析,证明这种IP核测试方案能大大降低系统层测试难度,加快系统层设计速度,并能显著提高测试激励效率和可观电路结构测试覆盖率．     

基于随机访问扫描的低功耗确定性测试方案

大规模高密度的集成电路在测试中面临着测试数据量大、测试时间长和测试功耗高的问题.为此提出了一种基于随机访问扫描(random access scan,RAS)的混合模式测试体系结构,该测试方法先通过自动测试模式生成一个确定测试集,再将确定测试集嵌入片上生成的测试序列中进行确定性测试.测试分两个阶段进行,第一阶段利用块固定折叠计数器生成的具有块固定特征的测试模式序列,测试电路中的大部分故障;第二阶段,通过位跳变方法生成确定测试模式,测试剩余的难测故障.在ISCAS-89基准电路上的实验结果表明,该方案不仅减少了测试存储量和测试时间,而且有效地降低了测试功耗.     

白盒测试技术概述

白盒测试又称为结构测试、透明盒测试、逻辑驱动测试或基于代码的测试.白盒测试是测试被测单元内部如何工作的一种方法.其目的是通过检查软件内部的逻辑结构,对软件中的逻辑路径进行覆盖测试.本文介绍6种白盒测试方法和适用场合:语句覆盖、判定覆盖、条件覆盖、判定条件覆盏、条件组合覆盖、路径覆盖.     

基于新颖MSM测试框架的IP核测试法

对SOCIP的测试方法进行了研究,提出了一种MSM（master slave monitor）4试框架．该框架结合场景式测试法和类汇编VERILOG语言,能对SOCIP核进行有效的测试,尤其是对多IP核整合阶段的系统总体测试．通过实验验证,该测试方法能够在保证一定代码覆盖率的前提下,对IP核进行有效的测试,并提高了测试后IP核的可移植性．     

一种实用的软件测试方法介绍

软件测试是软件工程的一个重要分枝。常用的测试方法有 :静态测试法、动态测试法、工具测试法、靠标测试法以及前几种方法结合进行测试法等。在动态测试法中 ,常用的又有黑盒法和白盒法两种测试。所谓的黑盒法是把被测软件（模块、子系统或整个系统）看作一个整体进行功能验证、性能指标评测、边界用例测试。本文以《叠层橡胶隔震结构动力分析软件》的测试报告为例 ,介绍黑盒法测试的过程和内容。１测试方法及其确定依据测试方法为黑盒法 ,其依据 :因被测软件为工程计算类软件 ,测试重点在于验证结果的正确性、工程实用性及与动力分析（本项…     

CMOS组合电路开路故障的BIST探讨

对CMOS组合电路开路故障的测试方法进行了探讨.一种方法通过对电路输出的跳变次数进行计数,然后与无故障电路输出的跳变次数的期望值进行比较,可以检测到所有的开路故障,对于有n个输入端的电路完成测试需要6×2n个测试向量.另一种方法基于种子存储的自适应BIST方法,该方法充分利用开路故障的特征,实例验证表明能够在3×2n+1个时钟周期内完成对CMOS组合电路开路故障的测试,它在不用修改被测电路网络的前提下可对多开路故障达到完全的测试.     

IDS主动测试和被动测试相结合测试方法的研究

介绍了目前常用的主动测试和被动测试两种IDS测试方法,分析了各自的优势与不足.单一使用主动测试方法或被动测试方法都存在一定的局限性,提出了一种主动测试和被动测试相结合的测试方法.以NIDS测试为例对该测试方法的应用进行了具体研究和实践,结果表明该方法充分利用两种测试方法的优势提高了IDS测试的准确性.     

软硬件测试的一致性

讨论了软硬件测试的的一致性，列举了软硬件测试中相似的测试方法，最后基于一致性的概念并借助硬件可测性设计BIST（build-in-self-test)技术提出一种新的软件可测性方法。称为BIST SDFT（software design-for-testability)，BIST SDFT为软件开发人员和测试人员提供了信息交流的桥梁。     

Compact-Parity Testing and Testable Design

Parity testing is one of the compact testing techniques, which, traditionally, relies on applying all 2^n input combinations to an n-input combinational circuit without need of knowing the implementation of the circuits under test. The faults can be detected just by observing and comparing its parity of whole output of circuit with the expectation one. The way seemed to be less interesting to the test eagineers in the past days, mainly due to the reasons of its exhaustive testing and time-cousuming, which became a barrier as the number of input lines gets growing. However its great facility and convenience in testing still interest to the engineers who need to have a quick look at the qualities of the circuits without generating the test patterns for a given circuit to be tested. In this paper, a new approach called pseudo-parity testing is presented to deal with the dilemma we are facing： i. e. to change an exhaustive parity testing into a non-exhaustive one, followed by a pseudo- parity testable design to help realize the new way of pseudo-parity testing. The idea of pseudo-parity testing presented in this paper may resume its spirits towards its promising future.     

3DSoC的多频测试架构设计

随着芯片集成度的提高,三维片上系统（three-dimensionalSystemonChip,3DSoC）是集成电路发展的必然趋势,其中可测性设计成为研究的重点．为了降低测试代价,提出一种符合工业实际的多频测试架构及适用于该架构的测试算法,并结合功耗对测试架构进行了仿真实验．实验结果表明,与传统的SoC相比,在同样TAM测试数据位宽数限制下,多频架构的3DSoC测试时间更短,测试代价更小．     

A Metadata Model Based on Coupling Testing Information to Increase Testability of Component

A software component must be tested every time it is reused in order to assure quality of component itself and system in which it is to be integrated. So how to increase testability of component has become a key technology in the software engineering community. Here a method is introduced to increase component testability. And meanings of component testability and relative effective ways to increase testability are summarized. Then definitions of component coupling testing criterion, DU-I （Definition-Use Information） and OP-Vs （ Observation-Point Values ） are given. Base on these, a definition-use table is introduced, which includes DU-A and OP-Vs item, to help component testers to understand and observe interior details about component under test better. Then a framework of testable component based on above DU-table is given. These facilities provide ways to detect errors, observe state variables by observation-points based monitor mechanism. Moreover, above methods are applied to our application developed by ourselves before, and some test cases are generated. Then our method is compared with Orso method and Kan method using the same example, presenting the comparison results. The results illustrate the validity of our method, effectively generating test cases and killing more mutants.     

混合信号SoC联合测试方案

混合信号片上系统(SoC)模拟核的测试是SoC测试的难点之一,常用片上数模转换器(DAC)、模数转换器(ADC)配合模拟核进行测试。本文对于片上DAC、模拟核、ADC同时待测的情况,基于模拟核的振荡测试、ADC柱状图测试和DAC脉宽测试等方法,提出联合测试方案。将重构模拟核产生的三角波振荡信号,分别作为ADC柱状图测试和DAC脉宽测试的激励,并引入ADC和DAC的直连测试作为补充,构建三者两两之间的联合测试。该方案在对电路进行少量重构的条件下,自生成并复用测试激励,可实现对单故障的定位并解决双故障掩盖问题。     

模拟线性电路K故障假设下最优可测试成分组的确定

提出了模拟线性电路故障诊断中K故障假设下一组最优可测试成份确定的方法与步骤。该方法构成了故障定位的第一步，且与故障定位方法无关。本方法基于电路的可测试值计算和规范式不确定性组的确定，它在可测试性与不确定性组概念中具有严格的理论基础，其可测试性计算可直接从参数类型故障诊断技术中推得。     

模拟线性电路中故障元件存在范围的确定

为了简化模拟线性电路故障诊断定位阶段的工作量，提出了1种确定故障元件存在范围的方法.即在十分现实的K故障假设下，确定能代表电路所有元件并给出在K故障假设下的故障诊断方程的唯一解的1组元件--最优可测试元件组，使故障定位工作只局限于该组元件，而不必对电路所有元件进行.该方法构成了故障定位的第一步，且与故障定位方法无关.方法基于电路的可测试值计算和规范式不确定性组的确定，它在可测试性与不确定性组概念中具有严格的理论基础，其可测试性计算可直接从参数类型故障诊断技术中推得.     

使用遗传算法对时序电路进行可测性预报

随着LSI/VLSI技术的发展,许多新的测试生成算法被开发出来 对于一个给定电路,快速而准确地选择最适合它的测试生成算法是一个具有很强现实意义的问题.本文提出了使用遗传算法(GA)找出逻辑电路的特性参数与测试生成算法可测性参数之间的关系,从而建立测试生成算法可测性参数(故障覆盖率,测试码个数)的模型,并对给定电路进行参数预报的方法。作者开发了遗传算法预报系统(GAFS),并使用该系统为常用的测试生成算法建立了直观的可测性参数表达式模型.用户可通过计算直接求得各测试生成算法对电路的可测性参数,然后通过比较选出最佳的算法.预报结果显示该系统具有较强的有效性和实用性.     

基于SET/MOS混合结构的奇偶校验码产生电路的设计

基于单电子晶体管(SET)的库仑振荡效应和多栅输入特性,利用SET和金属氧化物半导体场效应晶体管(MOS管)的互补特性,设计了基于SET/MOS混合电路的奇偶校验码产生电路.利用HSPICE对所设计电路进行仿真验证,结果表明,该电路能够实现产生奇偶校验码的功能.该SET/MOS混合电路的实现只需要1个PMOS管、1个N...     

风机机组能效测试装置的研制

针对风机机组能效测试工作繁杂、效率低下等问题,研制了一套多参数集成化的风机机组能效测试装置。该装置基于STM32控制器为采集核心,采用电力仪表采集电参数,利用压力传感器设计了调理电路测量风压参数,同时对风压参数进行了温度补偿和数字滤波,配合上位机软件实现风机机组能效参数的实时采集分析处理。经现场测试,该装置工作可靠稳定,能够准确测试风机机组的能耗状况,提高了测试效率。     

JTAG软核设计与仿真

硬件系统的规模越来越大,复杂度越来越来高,对其进行测试也越来越困难,JTAG边界扫描技术较好地解决了传统测试的不足,边界扫描测试是一种新型的VLSI电路测试及可测试性设计方法。JTAG是符合IEEE规范的测试技术,JTAG的设计实现了测试复杂度的降低,适合进行大规模集成电路的测试。论述边界扫描技术的结构特征及软核设计方法的同时,分析了JTAG电路中数据传输的路径及电路对速度的影响,并以采样指令为例进行了功能仿真。