基于双端口RNI的3D NoC通信架构设计

针对传统3D Mesh NoC中路由器存在的单点故障问题,设计了一种双端口的RNI,即在传统的3 D Mesh结构基础上,将IP核通过双端口RNI分别连接在Y维上相邻的2个路由器上,从而得到一种新的3 D NoC通信架构——DPRNI 3 D NoC.实验结果表明:与传统的3 D Mesh NoC通信架构相比,DPRN...     

基于数据重传的电压岛NoC能量优化

在支持电压岛的片上网络体系结构中,考虑供应电压对数据重传的影响,提出了一种新的能耗模型,并提出了基于电压岛划分、IP核映射和路由算法设计的架构方法.该方法针对电压岛划分、IP核映射和路由算法设计等问题,不仅考虑了IP核的计算能耗,还考虑了IP核之间数据在重传下的数据通信能耗问题.实验结果表明,在考虑数据重传的情况下,该设计方法能有效地降低系统能耗.     

一种时间优化的NoC低功耗测试调度方法

基于NoC重用的测试方法由于受到channel等资源的限制,测试调度问题变的非常复杂.为此提出了一种测试调度方法,综合考虑时间和功耗因素,在所有核并行测试时间最短的前提下,选取总体测试代价最小的I/O端1:2位置和IP核调度顺序.实验结果表明,本方案有效地降低了NoC的总体测试时间和功耗,提高了并行测试效率.     

异步2D-Torus片上网络自适应路由算法

采用异步电路设计方法学,针对确定性路由算法在异步片上网络实现中遇到的容易阻塞和路由资源浪费等问题,提出了一种适用于2D-Torus拓扑结构的异步片上网络自适应路由算法,并搭建测试平台,对基于该算法的异步片上网络的功能和性能进行分析、验证与测试.结果表明,该算法可以满足路由自适应的要求,有效减小片上网络的路由延迟.基于该算法的异步片上网络可以满足多方向数据通信、多路数据并行通信和数据请求平等仲裁等性能要求,并且可以实现对从节点IP核的访问调用.     

性能约束下功耗感知的电压频率岛NoC映射

针对支持电压频率岛(VFIs)的片上网络(NoC)功耗优化问题,定义了性能约束的功耗感知NoC映射问题,并提出一种基于遗传、蚂蚁算法融合的优化方法.通过在映射过程中同时考虑计算功耗、VFIs开销功耗及通信功耗,提高了算法的优化能力,降低了系统的总体功耗;通过将遗传算法与蚂蚁算法融合,利用遗传算法的快速搜索能力、蚂蚁算法精确优化能力,使优化算法兼顾了收敛速度和优化效果.实验结果表明:本算法在满足NoC性能要求的前提下,可显著降低VFIs NoC的功耗;具有收敛速度快,优化精度好的特点,适用于求解大规模NoC映射问题.     

基于片上网络资源节点的通信协议研究

为了克服总线架构的SoC设计方法不能有效解决片内多处理器系统的通信问题,应用NoC(片上网络)将计算机网络技术移植到芯片设计中,提出了一种适宜于片上网络资源节点通信的单向总线架构。借鉴以太网数据帧格式定义了数据传输协议,利用软核处理器MicroBlazer作为主资源节点,Flash控制器和RS232串口控制器作为从资源节点,在Xilinx FPGA开发板上验证了单向总线架构的可行性。该总线易于扩展资源节点,可实现主资源节点对两个及两个以上从资源节点的同时访问。实验证明,本设计单向总线结构简单,资源节点易于扩展,提高数据传输速率,增强系统性能。     

一种新型片上网络拓扑结构及其自适应路由算法

由于片上网络的拓扑结构和路由算法直接影响片上网络的传输延迟和传输效率,提出了一种新的片上网络拓扑结构——半环形网格结构(H-annular Mesh).它以2D-Mesh拓扑结构为基础,由顶角节点向中心节点引入连线构成半环形的网格结构,充分结合了2D-Torus拓扑结构的优点.并针对H-annular Mesh拓扑结构,提出了HAA-XY自适应路由算法.仿真结果表明,基于H-annular Mesh拓扑结构和HAAXY路由算法的片上网络,能够有效地减少网络传输延迟,并可实现多方向及多节点的数据并行通信.     

片上网络虚拟通道技术研究

TDMVC是一种面向连接的通信服务,其中两个或多个连接轮流分享使用专用时间间隙的缓冲器和链路带宽。本文提出了一种基于逻辑网络（LN）时隙分配方法的多状态虚拟电路（VC）设置。该方法能够根据网络中实时传输情况配置数据的传输通道,使得片上网络（NoC）的数据传输能够更有效率,系统资源利用率更高。     

采用集簇方法的片上网络动态映射算法

针对片上网络(NoC)传统一一对应映射关系造成的资源节点利用率不高和通信功耗大等缺陷进行了改进,提出了一种采用集簇方法的NoC动态映射算法(DMA)。首先利用分枝界定算法完成通信量大且相连任务节点的集簇,减小了任务图通信总量;然后在此基础上借助自适应粒子群算法完成最优映射结果的获取;最后利用动态迁移策略对最优映射结果中单独占用资源节点的任务节点进行集簇。仿真实验表明,与随机映射、动态螺旋映射算法和最优邻居算法相比,DMA算法的通信功耗分别下降了73.93%、46.37%和14.55%,NoC面积占用率分别下降了50%、50%和33.3%。     

基于FPGA的2D-Torus片上网络无死锁路由算法

片上网络的拓扑结构和路由算法直接影响片上网络的传输延迟和传输效率.基于2D-Torus拓扑结构,提出了一种新的片上网络无死锁路由算法.通过改变数据包在片上网络路由过程中受限制转弯的位置,保证片上网络的自适应路由条件,从而有效降低片上网络的延迟.在FPGA硬件平台上,设计并实现了基于该路由算法的2D-Torus片上网络,并对其进行测试.实验结果表明,基于该路由算法的片上网络,可以满足片上网络多方向数据通信及多路数据并行通信等性能要求.     

Evaluation and Analysis of Packet-Length Effect on Networks-on-Chip

The network-on-chip (NoC) design methodology is an important trend for large system-on-chip designs to reduce the bandwidth and power constraints in traditional synchronous bus architectures. In the design of packet-based NoC, the packet-length plays an important role in the NoC throughput, latency, and energy consumption. The appropriate NoC packet-length was selected based on simulation and analysis of the packet-length effect on NoC for variable average data block length (ADBL) configuration parameters. A trade-off curve among throughput, latency, and energy consumption was developed and shows that the optimum packet length increases as the ADBL increases.     

Reliability-aware mapping and links voltage assignment for energy-efficient networks-on-chip

As feature sizes shrink, low energy consumption, high reliability and high performance become key objectives of network-on-chip （NoC） design. In this paper, an integrated approach is presented to map IP cores onto NoC architecture and assign voltage levels for each link, such that the communication energy is minimized under constraints of bandwidth and reliability. The design space is explored using tabu search. In order to select optimal voltage level for the links, an energy-efficiency driven heuristic algorithm is proposed to perform energy/reliability trade-off by exploiting communication slack. Experimental results show that the ordinary energy optimization techniques ignoring the influence of voltage on fault rates could lead to drastically decreased communication reliability of NoCs, and the proposed approach can produce reliable and energy-efficient implementations.     

层次化的片上网络设计方法

半导体技术的发展以及系统芯片应用复杂度的不断增长,使得片上互连结构的吞吐量、功耗、信号完整性、延迟以及时钟同步等问题更加复杂,出现了以片上网络为核心的通信结构。由于系统芯片结构和片上通信的固有特性,从提高通信性能和降低硬件开销的角度进行层次化片上网络的设计对系统芯片的发展具有重要意义。本文提出了层次化的片上网络设计方法,根据实现工艺和应用需求,进行层次划分,产生若干个IP子集(将这个子集称为"簇"),按照簇间的通信需求进行片上网络的设计。实验表明,采用层次化的片上网络设计方法,能够有效提高系统性能,降低硬件实现的开销,同时满足一定的服务质量要求。     

层次化的片上网络设计方法

半导体技术的发展以及系统芯片应用复杂度的不断增长,使得片上互连结构的吞吐量、功耗、信号完整性、延迟以及时钟同步等问题更加复杂,出现了以片上网络为核心的通信结构.由于系统芯片结构和片上通信的固有特性,从提高通信性能和降低硬件开销的角度进行层次化片上网络的设计对系统芯片的发展具有重要意义.本文提出了层次化的片上网络设计方法,根据实现工艺和应用需求,进行层次划分,产生若干个IP子集(将这个子集称为"簇"),按照簇间的通信需求进行片上网络的设计.实验表明,采用层次化的片上网络设计方法,能够有效提高系统性能,降低硬件实现的开销,同时满足一定的服务质量要求.     

基于三维Mesh片上网络的双链路互连架构

片上网络(network on chip,NoC)作为一种全新的片上互连通信架构,面积受限,却具有丰富的线资源。而且,三维片上网络的层间互连线很短,同时提供了在第三维度上的互连扩展性。根据这些特性,该文提出了一种基于三维Mesh片上网络的双链路互连架构。在垂直方向上,该架构采用双链路互连,使其通信带宽加倍;而且,跨层连接的垂直链路降低了消息传输的路由跳数。这些都带来网络平均延时的降低和最大吞吐量的提高,却仅仅增加一些控制逻辑电路。仿真结果验证了理论分析。与传统的单链路架构相比,该架构以较小的面积开销换取了较大的性能提高。     

基于多FPGA的片上网络模拟平台设计和实现

针对片上网络的设计和优化问题,提出了一种基于多FPGA的片上网络模拟平台结构,用于加速片上网络的功能验证和性能评估.通过层次化设计和分布式流量管理器等技术,有效地提高了系统的灵活性,加速了片上网络的设计空间搜索.实验结果表明,多FPGA模拟平台不仅相对于传统的软件仿真具有500~10 000倍的加速比,与其他片上网络模拟平台相比也具有明显的速度优势.     

Fault-tolerant routing algorithm for network-on-chip based on dynamic XY routing

In order to ensure the reliability of network-on-chip (NoC) under faulty circumstance, a dynamic fault tolerant routing algorithm is proposed. This algorithm can implement detour routing when there are both static and dynamic permanent faults in the network. That means the packet is able to move around the faults to the destination with a non-minimum path. In addition, the multi-level congestion control mechanism gives the algorithm the ability to distribute the load over the whole network and to avoid hotspots around the faults. Simulation results demonstrate the advantage of the proposed routing algorithm in terms of average packet latency and packet loss rate compared with negative-first routing algorithm and DyAD routing algorithm in the presence of permanent faults. For the proposed algorithm, it can get much less average packet latency and lead to less than 20% packet loss rate. Biography: LI Xiaohui (1982–), male, Ph.D. candidate, research direction: SoC design Methodology, NoC design.     

Universal GALS Platform and Evaluation Methodology for Networks-on-Chip

A networks-on-chip(NoC)cost-effective design method was given based on the globallyasynchronous locally-synchronous(GALS)interconnect structure.In this method,the synchronous mode was used to transmit data among routers,network interface(NI),and intellectual property(IP)via a synchronous circuit.Compared with traditional methods of implementing GALS,this method greatly reduces the transmission latency and is compatible with existing very large scale integration(VLSI)design tools.The platform designed bas...     

低功耗片上网络映射的遗传及蚂蚁融合算法

针对带宽和时延约束下的低功耗片上网络映射问题,提出了基于遗传和蚂蚁算法融合的映射算法.该算法利用遗传算法的快速搜索能力,获得若干优化解,并按照这些优化解的最优顺序给蚂蚁路径赋初值,以初始化蚂蚁算法的信息素分布.然后,借助具有交叉和变异操作的蚂蚁算法,充分利用蚂蚁算法的正反馈特性,搜索低功耗映射问题的更优解.该算法具有收敛速度快、优化效果好的特点,可用于求解大规模片上网络映射问题.实验结果表明:当系统规模扩大时,该算法在搜索时间方面明显优于遗传类算法和蚂蚁类算法,如系统规模为64处理单元时,搜索速度提高率最高可达220.3％,在较快收敛的同时,还保持了较好的优化效果,与蚂蚁类算法的差别可保持在9.1％以内.