采用0．13μm CMOS工艺开关电容Δ∑调制器的设计和实现

采用0．13μmCMOS工艺设计并实现了一个开关电容2阶Δ∑调制器，该调制器能够将一个中心频率为455kHz，带宽为10kHz的调幅信号转换成具有10位分辨率、信噪比为62dB的1位编码信号．在设计运算放大器时，充分考虑了短沟道晶体管设计的一些特殊要求，特别是考虑了MOS场效应管的输出电导gd这个非常敏感的设计参数．所设计电路的芯片的面积为260μm×370μm，工作电压为1．2V．与其它的同类调制器相比，由于采用0．13μmCMOS工艺进行设计，因而芯片面积小，工作电压低．     

一个0.9 V电源电压16位300 μW音频ΣΔ调制器

设计了一个应用于0.9 V电源电压,精度达16 bit,功耗仅为300μW的音频ΣΔ调制器.调制器采用了前馈单环三阶结构,以降低整个调制器的功耗;并采用时钟自举电路以实现低电压下CMOS开关的良好导通.芯片采用SMIC 0.18μm一层多晶六层金属工艺进行设计和仿真,芯片核心部分面积为0.7 mm×0.66 mm.后仿真结果显示该调制器在20 kHz的音频信号带宽范围内信噪比可达93 dB.     

高精度音频多位sigma-delta调制器设计

设计一个内部采用4位量化器的二阶单环多位sigma-delta调制器。为解决反馈回路中多位DAC元件失配导致的信号谐波失真问题,该sigma-delta调制器采用CLA(Clocked averaging algorithm)技术提高多位DAC的线性度,同时采用动态频率补偿技术增加积分器的稳定性。调制器信号频率带宽为24kHz,过采样率(OSR)为128,采用尺寸为0.5μm的CMOS工艺,工作电压为5V。测试结果表明:在输入信号频率为20kHz时,信噪比(SNR)达103dB,调制器输出信号无杂波动态范围为102dB;整个调制器功耗为87mW,芯片总面积为2.56mm2。     

一种双采样38-μ W92-dB8-kHz带宽ΣΔ调制器

提出了一种应用于助听器的单环3阶开关电容ΣΔ调制器,采用双采样技术通过提高过采样率来改善调制器的性能,详细分析了双采样中电容失配的影响.为进一步降低功耗,OTA采用了class-AB结构,并对后级的运放进行了缩放.采用栅压自举技术消除了低压下CMOS开关的开通电阻由于栅源电压变化而引起的非线性问题.整个调制器过采样率128.后仿结果表明,在SMIC 0.13μm CMOS MIX Signal工艺下,输入信号为2 kHz时该调制器在8 kHz信号带宽内,达到了92 dB的信噪失真比.在1 V电源电压下功耗仅为38μW.核心版图面积为0.25 mm2.     

一种应用于数字电源的模数转换器的设计

设计了一种应用于数字电源控制器的模数转换器,和传统的模数转换器不同,该模数转换器采用两步转换的结构,功耗低,面积小.通过模数转换器与数字脉宽调制器共用延迟锁定环,面积和功耗进一步降低;通过在斜波信号发生器中使用电流舵技术,提高了斜波信号发生器的线性度;通过数字逻辑的优化设计,解决了时间数字转换中两步量化同步和匹配的问题.该模数转换器采样频率为1MS/s,目标有效位为8bit.芯片在SMIC0.13μm CMOS工艺下流片,功耗为60μW,面积为0.03mm2,有效位达到6.5bit.     

小数分频频率合成器中Σ-Δ调制器设计与实现

介绍了一种应用于小数分频频率合成器的Σ-Δ调制器的设计,该调制器采用三阶级联的MASH1-1-1结构,并利用流水线技术,提高了调制器的工作频率.电路设计采用Verilog HDL硬件描述语言实现,基于QuartusⅡ工具进行测试验证,结果表明,调制器最高工作频率为240.56MHz.最终采用SMIC 0.18μm CMOS工艺,完成了电路版图设计.芯片面积为34 148.5μm2,芯片总功耗为1.284mW,与传统设计相比,面积降低了31.23%,功耗降低了46.14%.     

一种16位1-kHz88-μW Δ-Σ模数调制器

分析了一个应用于测量的16位精度开关电容Δ-Σ模数调制器.该调制器采用3阶1位单环包含局部谐振器的前馈结构,在保证其具有较大的输入信号允许范围的同时引入零点优化来提高信号/噪声失真比.整体电路使用TSMC 0.35μm混合信号CMOS工艺,采用Spectre进行仿真.结果表明,在信号输入带宽为1 kHz、超采样率128条件下,调制器的动态输入范围为102 dB;在信号为-3.5 dB满幅输入时,其最大信号/噪声失真比为97.84 dB.此外,在1.5 V供电电压下,调制器的功耗仅为88μW,表现出较好的低功耗高精度性能.     

用反相器实现积分的低压低功耗级联型ΔΣ调制器

针对传统级联型ΔΣ调制器中运算放大器(OTA)增益要求过高和功耗过大的问题,提出了一种用反相器实现积分的级间反馈级联型低压低功耗调制器。该调制器采用带有级间反馈的级联型结构,从系统上消除了传统级联结构中传递函数失配的风险,大大降低了模拟积分器的设计要求,不再需要高电源电压、高增益的OTA实现积分来保证传递函数的精确性。此外,采用低增益、低功耗的C类反相器实现积分功能,节约了芯片功耗和面积,用0.5μm互补型金属氧化物半导体(CMOS)工艺设计了一个两级级联的四阶ΔΣ调制器,仿真结果表明,所设计的调制器版图核心面积仅为858μm×525μm,调制器可工作在低至1.4V的电源电压下,在信号带宽为3.9kHz、过采样率为128的情况下,信噪失真比(SNDR)最大为99.8dB,平均电流消耗仅为58.6μA。该调制器适用于低频信号的高精度处理,具有低压低功耗优势。     

0.8V低功耗高速1∶2分频器

采用UMC0.13μm CMOS标准工艺,设计并实现了一种最高工作频率为17GHz的1∶2分频器芯片.该芯片由基本分频器单元和输入输出缓冲组成.设计中为使分频器在低电源电压下正常工作,通过分析不同高速锁存器的结构特点,选择单端动态负载锁存器作为基本分频器单元.对单端动态负载锁存器进行直流分析可知,降低电源电压对采样模式的影响比保持模式大.在片测试结果表明:芯片电源电压最低可达0.8V;当电源电压为0.8V时,芯片在3～17GHz频率范围内正常工作;当输入信号频率分别为3和17GHz时,在10MHz频偏处,输出信号的相位噪声分别为-124.44和-120.62dBc/Hz.芯片面积为412μm×338μm,总功耗为3.84mW.     

用于神经信号检测的低噪声CMOS前端放大器的设计

采用斩波稳定技术设计了一款低噪声CMOS放大器.该放大器用于神经信号的检测和放大,包括调制解调器、rail-to-rail输入放大级、带通滤波器、低通滤波器和振荡器5个模块.其中,rail-to-rail输入放大级提高了电路的输入共模范围,带通滤波器减小了残余失调,整个斩波稳定系统使电路显现低噪声特性.该电路采用TSMC 0.35μm CMOS工艺进行了仿真流片设计,低频等效输入相关噪声谱密度为13.2 nV/sqrt(Hz),开环增益为100 dB,3 dB带宽10 kHz,芯片面积为980μm×450μm.仿真结果显示,基于斩波稳态技术的低噪声放大器可作为一种有效的神经信号检测的前端电路.     

一种高速14/16双模相位开关预分频器

分析了无线通信领域频率综合器的关键模块高速预分频器(prescaler)的设计方法,并根据电路要求设计了一个适用于WLAN 802.11a/b/g标准的14/16双模相位开关预分频器.该电路采用SMIC 0.18μm CMOS工艺实现,总芯片面积470μm×420μm.测试结果表明在1.8 V电源电压下它的正常分频范围高达1.46~6 GHz.当输入频率为6 GHz时,电路在14和16两种分频模式下相位噪声分别为-117.70 dBc/Hz@10 kHz和-118.36 dBc/Hz@10 kHz.     

一种用于助听器的1-V 110-μW 105.5-dB 20-kHz CT-ΣΔ调制器

设计了一种应用于助听器的4阶连续时间单环单比特量化ΣΔ调制器.采用有源RC积分器实现连续时间前馈环路滤波.通过采用2级AB类放大器同时实现了低电压下积分器的低功耗和大电压输出摆幅.提出了用固定延时锁存比较结果的方法,消除了由量化器的信号相关延时带来的负面影响.调制器采用中芯国际0.13μm工艺,通过仿真显示,在20kHz信号带宽和128倍过采样率条件下,调制器的信号噪声失真比可以达到105.5dB.在1V电源电压下,调制器功耗仅为110μW.     

一种基于延时线的全数字脉冲式超宽带发射机

本文设计了一款应用于无线体域网的全数字超宽带脉冲发射机.采用开环工作的延时线得到不同的延时信号,再由边沿合成器将多路延时信号合成为具有较高中心频率的短时方波脉冲信号,该短时方波脉冲信号经过输出驱动模块及带通滤波电路整形成为超宽带脉冲信号.芯片采用中芯国际0.13μm RF CMOS实现,面积为1 118μm×873μm.测试结果表明,发射机输出脉冲信号的最大幅度为220mV,信号-10dB带宽可在0.9~1.5GHz之间调节,脉冲信号中心频率在3.2~4.4GHz范围内可配置,当脉冲重复速率为15Mb/s、信号带宽为0.9GHz,输出信号设置为最大幅度时,芯片功耗为0.9mW.     

神经元集群电信号探测用微电极阵列

介绍了一种用于神经元集群电信号探测的2 x2微电极阵列芯片.该芯片集成了4个直径为20 μm、中心间距为100μm的圆形微电极.4个电极点周围都布满地线作为参考电极,4个电极点与参考电极的间距分别为5,10,15和20μm.芯片版图设计及验证采用华大九天系统设计软件Zeni完成,并通过无锡CSMC公司的0.6 μm DMDP CMOS标准工艺实现,芯片面积为O.28mm x0.40mm.对芯片进行了在晶圆电学测试,采用频率为10 Hz～1MHz,幅度为50 mV的正弦信号作为输入信号,分别测试4个电极点的阻抗特性.测试结果表明,在10 kHz处4个电极点的等效阻抗模值在0.7～2.1 MΩ之间,达到了细胞外电信号测量的要求.在芯片表面进行了1-929细胞和胎鼠海马神经元培养实验,结果表明芯片经过表面生物相容性修饰后可用于细胞外电信号测量.     

0.25 μm CMOS工艺10位150 MHz流水线型ADC设计

采用流水线结构完成了一个10位精度150MHz采样率的模数转换器的设计.通过采用动态比较器降低电路的功耗.在采样保持电路中使用一种新颖的自举开关,可减小失真,使得电路在输入信号频率很高时仍具有很好的动态性能.芯片采用台积电(TSMC)0.25μm CMOS工艺,其有效面积为2.8mm2.测试结果表明,最大积分非线性误差和微分非线性误差分别为1.15LSB和0.75LSB;在150MHz采样率下,对80MHz信号转换的无杂散动态范围为52.4dB;功耗为97mW.     

一种4 M-Pixel/s 4通道X射线CCD读出电路

本文设计了一种4 M-pixel/s 4通道X射线CCD读出电路.为加快读出速度,采用相同的4个通道并行处理CCD信号,每通道由2个3阶3位增量型ΣΔ模数转换器(I-ΣΔADC)交替采样CCD信号进行量化.在调制器结构中引入环路延时迁移(SLD)缓解紧张的时序.设计实例采用0.35μm 2P4M CMOS工艺实现,芯片工作在3.3V电源电压和64MHz时钟频率下,设计获得前端电路折算到输入的等效积分噪声为13.53μV,积分非线性为0.009 6%,功耗为1.35W.     

基于极性发射机的两点调制锁相环的设计

采用0.11μm 1P6M CMOS工艺设计与研究了一款适用于蓝牙极性调制发射机的两点调制锁相环.为了校正锁相环中两个相位调制路径的环路增益,降低采用该锁相环的发射机的频移键控误差,提出了一种新型的增益校正方法,并基于该方法设计了低相位噪声、低锁定时间的两点调制锁相环电路.芯片的测试结果表明,当压控振荡器震荡在4.8 GHz时,该锁相环在偏离4.8 GHz 10 kHz、1 MHz和3 MHz时的相位噪声依次为-83、-108和-114 dBc/Hz,采用该锁相环的极性调制发射机发射0 dBm信号时频移键控误差为2.97%,该锁相环的芯片面积为0.32 mm~2,整体性能满足蓝牙射频芯片测试规范要求.     

应用于对等速率1OG-EPON的10Gbit/s突发模式激光驱动器设计

针对IEEE 802.3av标准所定义的对等速率万兆以太无源光网络(10G-EPON)ONU相关应用,设计了一种10 Gbit/s突发模式激光驱动器芯片,并对调制电路和偏置电路的设计进行了改进,以实现较短的突发开启/关断转换时间.本设计采用低成本的0.18μm CMOS工艺进行流片,整个芯片面积为575 μm×675μ...     

用于单片集成真空传感器的SAR型ADC设计

设计了一款适用于单芯片集成真空传感器的10位SAR型A/D转换器.轨至轨比较器通过并联两个互补的子比较器实现.信号采样时,比较器进行失调消除,提高电路的转换精度.电路采用0.5μm2P3M标准CMOS工艺制作.系统时钟频率为20MHz,输入电压范围为0～3V.在1.25MS/s采样率和4.6kHz信号输入频率下,电路的信噪比为56.4dB,无杂散动态范围为69.2dB.芯片面积为2mm2.3V电源电压供电时,功耗为3.1mW.其性能已达到高线性度和低功耗的设计要求.     

全集成射频发射芯片地址编码器设计

介绍了一种自主研发的全集成315 MHz/433 MHz射频发射芯片中编码器的设计.利用分频器产生二选一数据选择器的选通信号,通过逐级筛选,将并行地址数据转变为串行数据.采用Verilog HDL语言进行设计,使用Modelsim进行仿真验证,基于和舰0.18μm CMOS工艺布局布线.样片测试结果表明,编码器基础时钟频率为250kHz时可以很好地满足设计指标和功能要求.