一种高性能全差分运算放大器的设计

设计了一种具有高增益、大带宽的全差分折叠式共源共栅增益自举运算放大电路,适用于高速高精度流水线模数转换器余量增益电路(MDAC)的应用,增益自举运算放大器的主放大器和子放大器均采用折叠式共源共栅差分结构,并且主放大器采用开关电容共模反馈来稳定输出电压,该放大器工作在5.0V电源电压下,单端负载为2pF,采用华润上华(CSMC)0.5μm 5VCMOS工艺对电路进行仿真测试,结果显示该运放的直流增益可达到126.3dB,单位增益带宽为316MHz。精度为0.01%时的建立时间为4.3ns。     

一种高性能低功耗两级全差分运算放大器设计

分析并设计了一种高速、高增益、低功耗的两级全差分运算放大器.该运算放大器用于高速高精度模数转换器中.运算放大器第一级采用增益自举cascode结构获得较大的直流增益,采用2个新的全差分运算放大器替代传统的4个单端运算放大器作为增益自举结构.该放大器采用SMIC 0.18μm CMOS工艺设计,电源电压1.8 V,直流增益125 dB,单位增益带宽300 MHz(负载3 pF),功耗6.3 mW,输出摆幅峰峰值达2 V.     

全差分高增益运放的设计

在3．3V电源电压下采用中芯国际（SMIC）0．18μm混合信号CMOS工艺设计了一个单级全差分运算放大器．所设计的运放采用了增益提升技术,其主运放为一个带有开关电容共模反馈的全差分折叠-共源共栅运放,两个简单的连续时间共模反馈电路的运放作为辅运放用来提升主运放的开环增益．仿真结果表明,所设计的运放直流增益可达110dB,单位增益带宽为5MHz．     

基于0.5μm CMOS工艺的高速运放

设计了高单位增益带宽积、大摆率、宽输出摆幅的运算放大器,该运算放采用了两级全差动结构.设计采用增加1个前馈放大级电路,以此产生1个左半平面零点并与第一个次极点相抵消的频率补偿方案,达到了环路稳定的要求.另外,提出一种新颖的共模反馈(CMFB)方案,使共模抑制比达到62dB,电路采用CSMC公司的0.5μm CMOS数模混合信号工艺设计并经过流片.测试结果表明,在单电源3.3 V电压下,运放的直流增益为65.5 dB,单位增益带宽积达350 MHz以及±2.7 V的输出摆幅.     

一种两级CMOS运算放大器电源抑制比提高技术

在解释了传统基本两级CMOS运算放大器低电源抑制比(PSRR)原因的基础上,提出了一种简单电路技术来提高传统基本两级CMOS运算放大器中频PSRR.该方法原理是通过改变偏置结构产生一个额外的信号支路在输出端跟随电源增益,这样在输出端可以得到近似为零的电源纹波增益,从而能提高运放的PSRR.采用0.35μm标准CMOS工艺库,在Cadence环境下仿真结果显示,改进的运算放大器的PSRR在中频范围内比传统运算放大器可提高20 dB以上.     

有源环路低通中运放带宽对相噪的影响

锁相环是无线电系统的重要组成部分.在使用宽带压控振荡器的宽输出锁相环中,为了满足压控振荡器的调谐电压范围,使用运算放大器构建的有源环路低通是锁相环必不可少的组成部分.本研究从运算放大器单位增益带宽的角度,运用仿真手段,详细阐述该运放指标对锁相环相位噪声的影响,并选用两款不同的运放进行对比测试,进而得出设计过程中的选型指南.     

宽带低附加相移可变增益放大器

基于130 nm BiCMOS(Bipolar Complementary Metal Oxide Semiconductor)工艺提出一款超宽带低附加相移可变增益放大器.该设计采用可变增益放大器和开关衰减器的组合结构,其中可变增益放大器在宽带、高效率的反馈式放大器的基础上通过改变偏置实现增益控制,而开关衰减器的应用在拓宽增益控制范围的同时减小了偏置变化范围,从而减小了不同增益状态下的附加相移.提取版图寄生参数后的仿真结果表明：在1.6 V供电电压下,该可变增益放大器在3.5～11 GHz范围内增益平坦度小于±0.75 dB,增益控制范围为-22～10 dB,增益步进值为0.5 dB,噪声系数小于6.5dB,不同增益状态下的附加相移小于±5°,电路输出1 dB压缩点大于12 dBm,动态功耗小于155 mW.该可变增益放大器拓扑在满足项目需求的同时为减小可变增益放大器的附加相移提供了一种思路.     

一种两级CMOS运算放大器电源抑制比提高技术(英文)

在解释了传统基本两级CMOS运算放大器低电源抑制比(PSRR)原因的基础上,提出了一种简单电路技术来提高传统基本两级CMOS运算放大器中频PSRR。该方法原理是通过改变偏置结构产生一个额外的信号支路在输出端跟随电源增益,这样在输出端可以得到近似为零的电源纹波增益,从而能提高运放的PSRR。采用0.35μm标准CMOS工艺库,在Cadence环境下仿真结果显示,改进的运算放大器的PSRR在中频范围内比传统运算放大器可提高20dB以上。     

一种适用于低压低功耗Sigma-Delta数据转换器的运算放大器

通过比较两种常用的运算放大器结构,提出了一种适用于低压低功耗Sigma-Delta数据转换器的运算放大器结构,并在Chartered公司的0.35μm互补型金属氧化物半导体工艺下完成了该放大器的设计.仿真结果表明,放大器的直流增益为77 dB,单位增益带宽为36 MHz,相位裕度为48,°可满足低频高分辨率Sigma-Delta调制器的设计要求.     

一种采用时间交织结构的低功耗Pipelined SAR模数转换器设计

设计了一款低功耗12bit 100MS/s流水线逐次逼近型模数转换器(Pipelined SAR ADC),提出了一种第二级子模数转换器时间交织的结构,改善了模数转换器的采样率;优化Pipelined SAR ADC前后级子ADC的位数关系,同时结合半增益运算放大器技术,降低了运放的设计难度,减小了运放的功耗.本设计是在TSMC65nm LP工艺下设计实现的,在电源电压为1.2V,采样率为100MS/s,输入信号为49.1MHz时,此ADC可达到69.44dB的信噪比(SNDR)和74.04dB的无杂散动态范围(SFDR),功耗为8.6mW.     

低耗能流水线模数转换器的运算放大器设计与仿真

基于0.13,μm工艺,设计一个用于1.2,V低电压电源的10比特83MSPS流水线模数转换器的两级运算放大器.该放大器采用折叠共源共栅为第一级输入级结构,共源为第二级输出结构.详细介绍了运算放大器的设计思路、指标确定方法及调试中遇到的问题和解决方法.模拟结果显示:该运算放大器开环直流增益可达79.25,dB,在负载电容为2,pF时的单位增益频率达到838 MHz,在1.2,V低电压下输出摆幅满足设计要求,高达1 V,满足了10比特低电压高速度高精度模数转换器的要求.     

Design and analysis on four stage SiGe HBT low noise amplifier

Focusing on the linearity shortcoming on a bipolar low noise amplifier(LNA),a new 6 ~14GHz four stage SiGe HBT LNA is proposed.This amplifier adopts a method of gain allocation on multiple stages to avoid the limitation on linearity especially with the addition of negative gain on the third stage.To realize gain flatness,extra zero is introduced to compensate the gain roll-off formed by pole,and local shunt-shunt negative feedback is used to widen the bandwidth as well as optimize circuit' s noise.Simulated results have shown that in 6 ~14GHz,this circuit achieves noise figure(NF) less than 3dB,gain of 17.8dB(+0.2dB),input and output reflection parameters of less than- 10 dB,and the K factor is above 1.15.     

低电压全摆幅恒跨导CMOS运算放大器的设计

给出了一种常用两级低电压CMOS运算放大器的输入级、中间增益级及输出级的原理电路图,并阐述其主要工作特性.输入级采用了NMOS管和PMOS管并联的互补差分输入对结构,使输入共模电压范围达到全摆幅（rail-to-rail）,并采用了成比例的电流镜技术以实现输入级跨导的恒定;中间增益级采用了适合低电压工作的低压宽摆幅共源共栅结构的电流镜负载,提高了输出电阻,进而提高了增益,同时更好的实现了全摆幅特性;输出级采用了高效率的推挽共源极功率放大器,使输出电压摆幅基本上可以达到全摆幅;为了保证运放的稳定性与精确性,其基准电流源采用一个带电流镜负载的差分放大器;为防止运放产生振荡,采用了带调零电阻的密勒补偿技术对运放进行频率补偿.     

基于FPGA的运算放大器参数测量系统设计

文中分析了运算放大器的参数测量原理,使用FPGA作为控制核心,结合GB3442-82规定的辅助测量电路,利用程控方式实现了集成运算放大器主要参数的测量。     

一种输入轨至轨运算放大器的设计与仿真

介绍了一种输入轨至轨CMOS运算放大器,该放大器采用了共源共栅结构做增益级,在输入级跨导使用了电流补偿,以使其几乎恒定.在3 V电源电压下的静态功耗只有180μW,带5 p的负载电容时,直流开环增益,单位增益带宽分别达到75 dB,1.5 MHz.     

单电容有源带阻滤波器

这种新型的有源滤波器,只用一个电容器、一个运算放大器和两个电阻器。该电路能实现带阻和低通滤波特性,其极点品质因数可以独立调整而不影响其它参数。文中给出了实验结果,证明了理论分析的正确性,分析了在中心频率处阻带衰减为有限值的原因,认为这是运放附加相移的影响。     

Dual-Mode Low Power Pipelined ADC with Pre-charged Switched Operational Amplifier

This paper describes a 12-bit 40-MS/s and 8-bit 80-MS/s dual-mode low power pipelined analog-to-digital converter (ADC). An improved multiplying digital-to-analog converter is used to provide the dual-mode operation. A pre-charged fast power-on switched operational amplifier is used to reduce the power consumption of the pipelined ADC to 28.98 mW/32.74 mW at 40 MHz/80 MHz sampling rates. The ADC was designed in a 1.8-V 1P6M 0.18-μm CMOS process. Simulations indicate that the ADC exhibits a spurious free dynamic range of 90.24 dB/58.33 dB and signal-to-noise-and-distortion ratio of 73.81 dB/47.85 dB at 40 MHz/80 MHz sampling frequencies for a 19-MHz input sinusoidal signal.