芯片调试技术中插入点和监听电路区域的研究

根据硬件开销和缺陷的检测能力评估了一种可重构的调试设计方案.对于要调试的目标电路,首先设计并完成了一套由4个32位处理器核组成的多处理机系统,然后评估该调试设计电路的硬件架构.对改变调试电路排列的评估结果表明,调试电路的硬件开销占用所实现的多处理机系统在8.6%～12.7%的范围内.其次,对是否可以通过调试电路发现故障效应进行了评估.在一个16位处理器核上注入了10种不同的故障并且检查其是否会被每一个设置在处理器核上的观测点所发现,同时测量了观察所需的时钟周期数.最后还评估了每一种故障的可观察率以及每一个观察点的可观察率.     

用于并行调试环境的改进的物理时钟算法

为满足并行调试需要,时钟模型必须既能保证事件之间的逻辑顺序,又能为性能调试提供时间戳。现有的基于事件的物理时钟同步算法在时间戳上可能存在较大误差,为了降低误差,对现有算法进行改进。改进的算法依次对时钟偏移误差最大的局部时钟进行调整,调整的依据是两个节点之间消息的发送和接收具有对等性,调整的时候考虑了该进程和其它所有进程之间的通信传输。模拟结果表明:该算法以较小的时间代价,减少了90%左右的误差。该算法可以解决并行调试环境中的时钟同步问题。     

一种面向多核处理器的2 GHz片上网络通信单元

提出了一种面向多核微处理器的2 GHz片上网络通信单元设计方案,通信单元能够在45 nm工艺下达到2 GHz的工作频率,流水线级数为2,最多支持8个双向通信接口,每个端口单向峰值带宽32 GBps.构建了一种16核处理器片上网络测试环境,测试结果表明：使用提出的通信单元构建的片上网络能够满足16核处理器存储系统对网络带宽的要求,在对访存优化的情况下,聚合带宽能够随着处理器核心与线程的增加而线性增加.另外,通信单元还具有可重用的特性,能够通过优化与扩展进一步应用于众核处理器片上网络.研究成果已成功应用于某国产16核高性能微处理器,片上网络实测频率达到2 GHz.     

一种面向片上众核处理器的虚拟核资源分配算法

基于高效能大任务和多任务计算需求以及芯片技术的高速发展,多核处理器进入片上众核处理器时代,但如何将这种硬件能力转变成计算性能的提升,充分利用MPSo C的并行计算能力是该领域亟待解决的问题.文中研究设计了面向片上众核处理器的物理核到虚拟核分配算法(VPD),该算法通过识别任务执行时的阶段状态特征,动态重组物理核并配置成与任务计算需求相适应的虚拟核,在满足任务的计算资源需求的条件下,实现虚拟核最优分配.最后通过实验将VPD算法与不同的多核/众核处理器环境下的主流调度算法进行比较,结果表明:该算法可适用于多种环境,且效能比其他同类算法平均高5%~10%.     

三维众核片上处理器存储架构研究

三维众核片上处理器的研究近年来逐渐引起了学术界的广泛关注.三维集成电路技术可以支持将不同工艺的存储器层集成到一颗芯片上,三维众核片上处理器可以集成更大的片上缓存以及主存储器.研究三维众核片上处理器存储架构,探索了集成SRAM L2cache层,DRAM主存储器层等,对三维众核片上处理器性能的影响.从仿真结果可知,相比集成1层L2cache,集成2层L2cache的三维众核片上处理器性能最大提高了55%,平均提高34%.将DRAM主存储器集成到片上最大可以提高三维众核片上处理器80%的系统性能,平均改善34.2%.     

分布式同步的GALS片上网络及其接口设计

为了降低数据的传输延迟,提出了一种分布式同步方式实现全局异步局部同步(GALS)片上系统.该方式通过引入时钟来实现相邻网络节点之间的数据传输,使数据传输最小延迟由原来无时钟通信方式的4个线延迟减少到1个线延迟,大大降低了数据传输延迟.同时设计了支持该方式的跨时钟域接口.该接口不仅支持多路数据在同一物理链路中传输,而且允许在每个传输周期动态分配各路数据的带宽.仿真结果表明: 支持4通道和16位宽数据的接口总共占用722个ALUT(adaptive look-up table)和支持204.5 MHz的时钟速率,占用较少面积和支持较高的时钟速率.     

IEEE1588授时系统同步性能的测试与分析

由于许多应用领域对高精度网络时钟同步系统的需求,让IEEE1588标准精确时间同步协议（PTP）具有了巨大的发展潜力.该文首先对IEEE1588高精度时间同步的原理进行了阐述,然后分析了时间戳的生成方式.最后以自行开发研制的授时服务器和时间同步从设备为平台,测试与分析了软件时间戳和硬件时间戳下的时间同步性能.     

FPGA片上调试方法

介绍了现场可编程门阵列的片上调试的方法,分析了该方法的优缺点,并重点介绍了片上调试系统的组成结构,同时以XILINX公司现场可编程门阵列为例,结合Xilinx公司ChipScope工具的使用,详细介绍了片上调试方法的具体实现.     

一种基于蓝牙的复合通道传输控制协议

为了解决在带宽不足时,蓝牙数据传输速率不高的现象.提出了一种基于蓝牙的复合通信协议.该协议作用在同时拥有蓝牙和其它多种通信方式的设备上,以蓝牙作为基本通信通道,可以根据传输的需要即时的选择其它通信通道作为辅助数据传输通道进行高传输率的数据传输.实现了以蓝牙为桥梁选择性的建立其它通信通道进行数据传输的功能.相比传统的蓝牙传输方式,该协议能够将设备上原本孤立的篮牙和其它通信资源有机的整合在一起协同完成数据传输任务,提高了设备间的数据传输效率,在音视频传输业务方面有着较好的应用价值.     

L-DSP片上调试电路的设计与实现

针对L-DSP的调试需求,设计了一种基于JTAG接口的片上调试电路.该调试电路实现了存储资源访问、CPU流水线控制、硬件断点/观察点、参数统计等调试功能.相对于传统调试方式,本文电路通过增加DT-DMA模块,实现数据在外设与内存之间直接传输,极大地提升了调试效率.调试电路在0.18μm CMOS工艺下实现,面积为167 234.76μm2,功耗为8.89mW.同时,调试电路与L-DSP全芯片在FPGA下进行验证,结果表明,该调试电路调试功能完整且DT-DMA传输调试数据的速度是CPU传输的3倍.     

动态可重构众核处理器仿真平台设计

针对众核处理器,提出了一种基于计算资源划分机制的动态可重构技术.该技术以虚拟计算群为核心,设计了基于硬件支持的动态可重构子网划分和动态可重构的Cache一致性协议以及动态在线的计算资源调度算法,并对系统级多核仿真平台Gem 5进行了扩展.同时,采用实际测试结果验证了众核处理器中动态可重构技术的有效性.结果表明,动态可重构技术可以提高众核处理器的资源利用率,实现动态可重构的Cache一致性协议以及单一矩形物理子网覆盖的子网划分机制.     

层次化的片上网络设计方法

半导体技术的发展以及系统芯片应用复杂度的不断增长,使得片上互连结构的吞吐量、功耗、信号完整性、延迟以及时钟同步等问题更加复杂,出现了以片上网络为核心的通信结构.由于系统芯片结构和片上通信的固有特性,从提高通信性能和降低硬件开销的角度进行层次化片上网络的设计对系统芯片的发展具有重要意义.本文提出了层次化的片上网络设计方法,根据实现工艺和应用需求,进行层次划分,产生若干个IP子集(将这个子集称为"簇"),按照簇间的通信需求进行片上网络的设计.实验表明,采用层次化的片上网络设计方法,能够有效提高系统性能,降低硬件实现的开销,同时满足一定的服务质量要求.     

层次化的片上网络设计方法

半导体技术的发展以及系统芯片应用复杂度的不断增长,使得片上互连结构的吞吐量、功耗、信号完整性、延迟以及时钟同步等问题更加复杂,出现了以片上网络为核心的通信结构。由于系统芯片结构和片上通信的固有特性,从提高通信性能和降低硬件开销的角度进行层次化片上网络的设计对系统芯片的发展具有重要意义。本文提出了层次化的片上网络设计方法,根据实现工艺和应用需求,进行层次划分,产生若干个IP子集(将这个子集称为"簇"),按照簇间的通信需求进行片上网络的设计。实验表明,采用层次化的片上网络设计方法,能够有效提高系统性能,降低硬件实现的开销,同时满足一定的服务质量要求。     

多核微处理器加速平台RAMP研究

微处理器向多核和众核方向的发展给计算机体系结构带来了新挑战.针对这一挑战,多核处理器加速平台RAMP应运而生,通过采用多FPGA模拟,用FPGA以硬件的速度级来模拟高度并行体系结构,给并行和多核体系结构的研究带来了新的途径和手段.分析了RAMP平台的体系结构和设计框架,简介了当前主要的RAMP研究项目,并从RAMP架构...     

一种单片机在线仿真方法的实现

单片机系统的仿真调试是单片机系统开发工作的重要环节,也是最困难的步骤。文章介绍了基于KEIL单片机开发软件,实现MCS51单片机系统在线仿真调试的关键技术。文章分析了实现该技术所需的单片机系统的硬件体系结构、要求,分析了使用汇编或C语言编写单片机程序,以实现在线仿真的程序结构及要求。     

ASIP Approach for Multimedia Applications Based on a Scalable VLIW DSP Architecture

The rapid development of multimedia techniques has increased the demands on multimedia processors.This paper presents a new design method to quickly design high performance processors for new multimedia applications.In this approach,a configurable processor based on the very long instruction-set word architecture is used as the basic core for designers to easily configure new processor cores for multimedia algorithm.Specific instructions designed for multimedia applications efficiently improve the performance of the target processor.Functions not implemented in the digital signal processor (DSP) core can be easily integrated into the target processor as user-defined hardware to increase the performance.Several examples are given based on the architecture.The results show that the processor performance is enhanced approximately 4 times on the H.263 codec and that the processor outperforms both DSPs and single instruction multiple data (SIMD) multimedia extension architectures by up to 8 times when computing the 2-D-IDCT.     

Architecture Design of a Variable Length Instruction Set VLIW DSP

The cost of the central register file and the size of the program code limit the scalability of very long instruction word (VLIW) processors with increasing numbers of functional units. This paper presents the architectural design of a six-way VLIW digital signal processor (DSP) with clustered register files. The architecture uses a variable length instruction set and supports dynamic instruction dispatching. The one-level memory system architecture of the processor includes 16-KB instruction and data caches and 16-KB instruction and data on-chip RAM. A compiler based on the Open64 was developed for the system. Evaluations show that the processor is suitable for high performance applications with a high code density and small program code size.     

基于Nios Ⅱ的双核处理器的设计与实现

NiosⅡ是Altera公司开发的嵌入式软核处理器,本文介绍了Altera NiosⅡ处理器及基于NIosll的多核处理器的工作原理,应用SOPC Builder工具建立双核处理器系统,以及使用NiosⅡ IDE为系统中每个处理器建立和调试软件工程.