DTMB系统信道编码调制芯片的优化实现

按照中国数字电视地面传输(DTMB)标准的要求,以基于现场可编程门阵列(FPGA)的DTMB调制器为基础,考虑专用集成电路(ASIC)的实现特点,针对DTMB调制器中低密度奇偶校验(LDPC)编码器和平方根升余弦(SRRC)滤波器,分别进行了存储资源和逻辑资源的优化,并成功应用于符合中国DTMB标准的系统信道编码调制芯片的设计。性能仿真和测试结果表明,优化后的LDPC编码器和SRRC滤波器在满足性能要求的同时,极大提高了存储资源的利用率,显著降低了逻辑资源的使用率,进而有效减小了DTMB系统信道编码调制芯片的实现面积。     

基于ispPAC技术的滤波器设计

介绍了在系统可编程模拟器件(ispPAC10)的基本组成和主要特点,提出了一种基于ispPAC10带阻滤波器电路的设计方法,使用芯片在开发软件PAC-Designer中进行了设计、仿真,并测试了带阻滤波器的滤波性能.     

一种高效低功耗JPEG2000小波变换器的设计

提出了一种高效低功耗的JPEG2000小波变换器的硬件结构,减小了二维离散小波变换器(2-D DWT)中暂存器的大小,降低了存储器的平均访问带宽,有效减小了芯片的面积和功耗.整个设计通过了FPGA验证,并采用HJTC 0.18μm工艺库进行了芯片设计.试验结果表明,片内暂存器的面积和功耗比普通方法分别减小了54.5%和61.4%.     

用FPGA实现FIR数字滤波器的新方法

在介绍用FPGA设计FIR数字滤波器常用的正则有符号数字量（CSD）编码技术和分布式算法（DA）的基础上,提出了一种改进的实现方法.该方法根据滤波器系数的特点将滤波器分为两个部分,一部分采用CSD编码技术设计,一部分采用DA算法设计.通过Quartus2软件仿真,在Cyclone EPEC6Q240C8芯片上实现了多个FIR数字滤波器.实验结果表明：改进的实现方法在一般情况下更加节约芯片面积,且实现的FIR数字滤波器完全达到了性能要求.     

一种可配置数字滤波器设计及其ASIC实现

针对一种行业专网用带宽可变频点可变无线射频芯片的需求,设计一种可配置数字滤波器系统结构。该结构通过CIC滤波器组减少系统中FIR滤波器的阶数和系数,并采用补偿滤波器和增益校正模块减小信号失真;带宽通道配置模块选取CIC滤波器组的抽取因子、FIR滤波器系数等参数,实现带宽可变、频点可变的功能。采用Global Foundry 0.18μm工艺进行ASIC设计,通过系统优化减少数字滤波器内部数据位宽,并采用CSD编码系数等面积优化方法,使版图面积减少30%。研究结果表明:所设计数字滤波器实现了5 kHz~2 MHz等带宽信号的选取,其通带波纹小于0.015 dB,阻带衰减大于55 dB,过渡带宽不大于通带宽度。     

一种小型化基片集成波导滤波器的设计与实现

提出并设计了一种双重折叠四分之一模基片集成波导(double folded quarter mode substrate integrated waveguide,DFQMSIW)滤波器,滤波器通过在中间金属层开槽实现腔体间的耦合。相比于四分之一模基片集成波导滤波器,DFQMSIW滤波器的平面面积减小了约四分之三。理论、仿真和测试结果表明,该滤波器具有损耗小、易集成等优点,在设计小型化微波滤波器方面具有一定的参考价值。     

一种低资源数字抽取滤波器设计

设计并实现一个应用于音频Sigma-Delta模数转换器的低资源数字抽取滤波器。该滤波器采用多级多采样率结构, 整体带内纹波小于0.06 dB, 带宽为21.6 kHz, 最低工作频率为10 MHz。通过滤波器硬件架构的设计, 有效地缩小了抽取滤波器的电路面积和功耗。芯片测试结果表明, 对 64 倍过采样率、4 阶Sigma-Delta调制的 1 bit 脉冲密度调制信号输出码流进行处理, 得到音频信号的信噪比达到87.2 dB, 在SMIC 0.13 μm 工艺下, 数字部分的面积约为0.146 mm²。与同类型抽取滤波器相比, 面积减小58%, 功耗减少60%以上。     

应用于可穿戴脉搏血氧检测的G_m-C低通滤波器

为了解决可穿戴脉搏血氧检测芯片滤波器面积大、功耗高的问题,改进设计了一个三阶巴特沃斯G_mC低通滤波器.线性跨导器采用源极负反馈结构来增大线性范围,并且输入管工作在亚阈值区降低了功耗,然后通过密勒效应放大电容来减小面积;同时,该滤波器通过开关电容调谐电路调制滤波器的截止频率,降低工艺偏差.仿真结果表明:在SMIC 0.18μm CMOS工艺,1.8V电源电压供电下,该低通滤波器的截止频率为7.9Hz,面积为0.14mm~2,功耗为6.7μW,相比其他的设计方案,在功耗和面积上都有大幅优化.     

近似完全重构交替离散傅里叶变换调制滤波器组

针对离散傅里叶变换调制滤波器组(DFTMFB)阻带衰减小的问题,提出了一种交替离散傅里叶变换调制滤波器组(IDFTMFB)的设计方法.其分析滤波器由2个分析原型滤波器经复指数交替调制得到,综合滤波器由2个原型滤波器按同一调制方式得到.所采用的交替调制方式使IDFT-MFB在结构的设计上具有更多的灵活性.按照滤波器组的通带、阻带和系统失真的要求,IDFT-MFB原型滤波器的设计被转化为一个非线性优化问题,避免了传统的DFTMFB中连续参数的离散化运算,算法更为简单.仿真结果表明,与传统的DFTMFB设计方法相比,IDFTMFB的设计方法使得复调制滤波器组的阻带衰减提高了约3 dB,输出失真减小了约12 dB,而且输出混叠减小了约1 dB.     

基于Cavity基板技术的堆叠芯片封装设计与实现

介绍了一种适用于堆叠芯片的封装结构。采用层压、机械铣刀开槽等工艺获得Cavity基板,通过引线键合(wire bonding,WB)和倒装焊(flip chip,FC)两种方式实现堆叠芯片与基板的互连,并将堆叠芯片埋入Cavity基板。最后,将包含4款有源芯片和22个无源器件的小系统高密度集成在一个16 mm×16 mm的标准球栅阵列封装(ball grid array,BGA)封装体内。相比较于传统的二维封装结构,该封装结构将封装面积减小了40%,封装高度减小500μm左右,并将堆叠芯片与基板的互连空间增加了2倍。对这款封装结构的设计过程进行了详细的阐述,并验证了该封装设计的工艺可行性。     

高阶对象自适应跟随低阶模型的一种设计法

本文提出了一种虚拟升阶设计法,它可使系统降阶实现。若把虚拟极点和部分模型极点作为滤波器使用,不但可少用一组滤波器,而且避免了选用线性补偿器。仿真结果表明,跟随效果良好。     

SoC功率管理及其在TD-SCDMA终端基带芯片设计中的应用

介绍了在SoC设计中应用到的功率管理技术.探讨了在电压岛设计中涉及到的几个难点重点问题.结合TD-SCDMA终端基带芯片设计,分析了在电压岛设计各个步骤与普通设计相比需要的改进.在EDA工具的帮助下,该芯片有效地降低了功耗,同时附带减小面积,这为SoC低功耗提供有益的参考.     

SoC功率管理及其在TD-SCDMA终端基带芯片设计中的应用

介绍了在SoC设计中应用到的功率管理技术。探讨了在电压岛设计中涉及到的几个难点重点问题。结合TD-SCDMA终端基带芯片设计,分析了在电压岛设计各个步骤与普通设计相比需要的改进。在EDA工具的帮助下,该芯片有效地降低了功耗,同时附带减小面积,这为SoC低功耗提供有益的参考。     

基于窗结构和巴切奇偶排序的中值滤波器硬件设计与实现

数字电路设计中值滤波器时,面积和速度上的考虑非常重要.面积上要求使用的逻辑资源尽可能少;速度上则要求系统能在较高时钟频率上工作,并用尽可能少的时钟周期完成1帧滤波或进行实时滤波.设计的新型中值滤波器的硬件结构为带2个Buffer的3窗结构,并用奇偶排序网络作为滤波器功能逻辑模块的理论依据,在FPGA平台上进行结构设计,使用ModelSim仿真验证了结果,最后实现了视频图像滤波.实验分析表明,设计的新型结构滤波器不但使用的逻辑资源较少,仅用了741个逻辑单元(LE),而且处理速度达到27 MHz/像素,实现了对视频图像的30帧/s实时处理.设计不仅具有一定的实用性,也为数字图像处理的硬件结构设计思路提供了参考.     

开关电容滤波器的优化设计

本文介绍一种开关电容滤波器(下称SC滤波器)的优化设计方法。这种方法选择双二次两阶SC滤波器(Biquads)为基本电路块(Building Block),而所需阶数的SC滤波器由若干基本电路块级联而成。(若所需阶数为奇数,则可再加一级一阶滤波器。)用这一方法所设计的SC滤波器既满足所要求的传递函数,又能使电容元件在集成电路芯片上所占的面积最小。这一设计方法所选的目标函数不是设计可调参数的显式解析函数,因此采用“平行拟共轭方向”的优化算法来获得目标函数的极小,因为该算法不需要计算目标函数的导函数,而只需计算目标函数本身。     

基于标准单元模块化放置的集成电路物理设计

在集成电路物理设计过程中,降低芯片制造成本,提高芯片性能是提高半导体产品市场竞争力最重要的因素。本文介绍了基于标准单元模块化放置的集成电路设计方法,从而减小芯片的面积,提高芯片的性能。以一款经过TSMC0.35um工艺流片验证的非接触式读卡芯片为例,对比不同方法进行芯片设计的面积、利用率、性能等,从而证明方法的可行性和有效性。     

NLFM脉冲压缩及其FPGA时域实现

介绍非线性调频(NLFM)信号的产生原理和设计匹配滤波器实现脉冲压缩技术的方法.使用MATLAB工具产生NLFM脉冲及雷达回波信号,基于FPGA器件EP2C35F672C8设计分布式FIR结构的匹配滤波器,实现脉冲压缩技术,对采样、量化后的回波信号进行脉冲压缩处理,最后使用Modelsim对脉冲压缩后的回波信号进行波形仿真,检测匹配滤波器的设计效果.整个电路设计采用全流水线并行执行的结构,占用硬件资源:2 468个逻辑单元、2 073个寄存器、25 KB的RAM.利用FPGA芯片丰富的BRAM和LAB代替乘法器IP,打破硬件资源对滤波器长度的限制.     

基于EOTA的多功能连续域滤波器设计

提出了一种基于EOTA的多功能连续域滤波器设计方法.通过调节EOTA的偏置电流改变其跨导gmT,实现EOTA滤波器的中心频率、Q值和通带增益外部正交可调,将非线性误差减小到0.54%,降低了电路中无源和有源元件的灵敏度,提高了电路前端芯片的集成度.结果表明此滤波器有效地实现了低通、高通、带通特性,达到了设计要求.     

一种新型升压变换器的IC设计

针对便携式电子产品电源功耗过大而降低了电池寿命的问题,设计了一款高带载能力、高效率的电流脉宽调制模式的升压型DC-DC变换器控制芯片.通过采用可提高带载能力的分段线性斜波补偿技术,解决了传统开关DC-DC变换器在脉冲宽度调制(pules width modulation,PWM)信号占空比大于0.5时的斜波补偿导致芯片带载能力下降的缺陷;同时,芯片设计了新颖的峰值电流检测电路,有效减小了芯片面积,提高芯片的转换效率.     

一种改进型的高性能PSM调制升压芯片设计

基于CSMC 0.5 um CMOS工艺设计了一种PSM(Pulse Skip Mode)调制电荷泵DC-DC升压芯片。优化整体结构使能控制最大程度上降低静态功耗,设计能够防止振荡器误操作的时钟逻辑控制电路、宽工作范围低温度系数的带隙基准和衬底最高电位选择电路,分别起到有效抑制纹波紊乱,减小开关切换时流过开关管的脉冲电流、拓宽芯片的工作温度范围和防止闩锁效应,减小芯片面积的作用。仿真结果表明所设计的改进措施使该芯片较传统的2倍升压电荷泵具有更低的稳定纹波、静态功耗和更宽的工作温度范围,进一步提高了升压电荷泵芯片的性能。