内存加速的利器——高速缓冲存储器

在计算机硬件中主存占有举足轻重的位置，因为它是计算机系统中的记忆中心，是CPU与外设进行信息交流的中转站。但随着CPU与主存速度差距的加大，主存已成为限制计算机整机速度的瓶颈，为了弥补主存速度的不足，在CPU和主存之间设置一级容量不大而速度很高的高速缓冲存储器，借肋于辅助硬件把高速缓冲与主存构成一个整体，而Cache的功能完全由硬件实现，这样CPU就可以直接访问高速的Cache，从而大大加速CPU执行指令的速度。     

关于主存数据库索引机制的探讨

本文对哈希、AVL树、B树、T树等几种传统主存数据库索引机制的特点进行了比较分析,讨论了Cache敏感型索引结构和采用预取等方法提高Cache命中率的主存数据库索引机制,指出可以根据计算机的硬件特性对主存数据库索引机制进行配置和优化.     

浅议Cache的映像函数和写入方式

分析高速缓冲存储器的工作原理时，首先要确定主存地址与Cache地址的映像关系以及更新Cache内容的替换算法；此外，还要考虑Cache的更新策略，即写入方式。     

频率2 GHz的16核处理器二级缓存设计

摘要：
提出了针对多核处理器的2级缓存L2 Cache设计方案,以高效地处理访存请求.采用优化的目录协议维护与1级缓存L1 Cache的数据一致性,并结合片上目录来维护L2 Cache之间及其与3级缓存L3 Cache之间的一致性;在L2 Cache设计中,提出了基于MESIA F的Cache一致性协议,实现了最早返回取数数据的短流水线设计;采用相关链和远程链机制解决了监听应答导致的死锁问题;通过基于流水线的睡眠与唤醒技术降低了漏流功耗;通过细粒度门控时钟降低了其动态功耗.后端设计结果表明,经过优化设计的L2 Cache达到了频率2 GHz的设计目标,并已成功应用于某16核处理器芯片. 关键词：
中图分类号： 文献标志码： A     

多处理器高速缓存一致性分析与评价

在多处理器系统中,主存与各私有Cache之间存在数据不一致性,解决不一致的方法有硬件控制方法（监听总线协议、基于目录的Cache一致性协议）和软件控制方法,同时提出了软硬件相结合的方法以及三种死锁的处理机制,这样能更有效地解决Cache的一致性问题。     

高速缓存一致性分析与实现

在多处理机系统中,主存与各处理机私有Cache之间及各私有Cache之间存在数据不一致性。对解决不一致性的方法:监听总线协议、基于目录的Cache一致性协议、软件控制方法等都进行了详细的定性分析,并指出了各种方法的优缺点,供设计者参考;同时提出用软件和硬件相结合的方法,更能有效地解决Cache的一致性问题。     

高速缓存一致性分析与实现

在多处理机系统中。主存与各处理机私有Cache之间及各私有Cache之间存在数据不一致性。对解决不一致性的方法：监听总线协议、基于目录的Cache一致性协议、软件控制方法等都进行了详细的定性分析。并指出了各种方法的优缺点，供设计者参考；同时提出用软件和硬件相结合的方法，更能有效地解决Cache的一致性问题。     

体系结构级高性能低功耗Cache的研究

高性能和低功耗是便携式计算机的必要要求,Cache存储器在减小微处理器和主存之间的性能差距上起着关键作用,但同时它又是主要的耗能部件之一,着重讨论了体系结构级的高性能低功耗Cache存储器的相关技术。     

SADBS的空间数据库设计与索引组织

空间分析系统是比较耗时的一种系统，而存储介质是制约系统速度的一个重要原因，在主存中组织数据库并将空间数据索引也建在主存中可以极大地改善系统性能。详细介绍了我们设计的空间分析数据库系统SADBS的空间数据库存储结构及其索引组织。     

手持设备中图形加速引擎BitBLT的设计

在讨论手持设备中图形加速引擎BitBLT的功能、结构、电路实现的基础上,重点阐述了实现设计中总线宽度、多时钟设计、显示存储器仲裁逻辑、颜色扩展的实现等关键问题,通过对速度、功耗和面积等因素的优化处理和折衷考虑完成了图形加速引擎BitBLT设计,并给出了逻辑仿真及FPGA验证的结果．该设计采用流水线处理结构,能达到非常快的处理速度,数据处理速率可达到1 byte/时钟,同时进行了功耗优化．     

面向按序执行处理器的预执行机制设计空间探索

面向按序执行处理器开展预执行机制的设计空间探索, 并对预执行机制的优化效果随 Cache 容量和访存延时的变化趋势进行了量化分析。实验结果表明, 对于按序执行处理器, 保存并复用预执行期间的有效结果和在预执行访存指令之间进行数据传递都能够有效地提升处理器性能, 前者还能够有效地降低能耗开销。将两者相结合使用, 在平均情况下将基础处理器的性能提升 24. 07% , 而能耗仅增加 4. 93% 。进一步发现, 在 Cache 容量较大的情况下, 预执行仍然能够带来较大幅度的性能提升。并且, 随着访存延时的增加, 预执行在提高按序执行处理器性能和能效性方面的优势都将更加显著。     

基于ARM7TDMI 的I_cache controller设计

Cache,即高速缓冲存储器,是位于微处理器和主存之间规模小、速度快的存储器.提出了基于AR-M7TDMI核的指令cache控制器的设计方案和电路实现.主要采用verilog硬件描述语言对I—cache controller进行RTL描述,并用modelsim工具进行前端仿真,比较了嵌入式系统中有无I_cache的工作效率.结果表明,系统中加入I_cache电路以后存储性能会有显著提高.     

一种多核系统上基于页着色的内存管理方法

当今多核平台多采用共享cache架构,但运行在不同核心上的任务产生的cache冲突问题使得程序最坏执行时间的计算变得十分困难.因此提出了使用页着色技术解决多核cache上访存冲突问题的方法.此方法的优势是使已有单核上的WCET分析技术可以对多核上的程序执行时间进行判断.在Linux系统上实现了支持页着色划分方法的内存管理系统,并使用通用测试集对该方法进行了测试.实验结果表明,在Linux系统中使用该内存管理策略后,在相同多核平台上程序的执行时间变得可预测.     

一种ARM处理器仿真器的设计

介绍了目前流行微处理器仿真技术,在此基础上提出了用面向对象语言(java)实现ARM处理器的仿真的设计思路。把软件仿真处理器划分为5个部分:指令集仿真,MMU仿真,CACHE仿真,流水线仿真,处理器内部寄存器仿真。重点介绍了指令集,MMU和流水线仿真的设计思路。     

Efficiency of Cache Mechanism for Network Processors

With the explosion of network bandwidth and the ever-changing requirements for diverse network-based applications, the traditional processing architectures, i.e., general purpose processor (GPP) and application specific integrated circuits (ASIC) cannot provide sufficient flexibility and high performance at the same time. Thus, the network processor (NP) has emerged as an alternative to meet these dual demands for today's network processing. The NP combines embedded multi-threaded cores with a rich memory hierarchy that can adapt to different networking circumstances when customized by the application developers. In today's NP architectures, multithreading prevails over cache mechanism, which has achieved great success in GPP to hide memory access latencies. This paper focuses on the efficiency of the cache mechanism in an NP. Theoretical timing models of packet processing are established for evaluating cache efficiency and experiments are performed based on real-life network backbone traces. Testing results show that an improvement of nearly 70% can be gained in throughput with assistance from the cache mechanism. Accordingly, the cache mechanism is still efficient and irreplaceable in network processing, despite the existing of multithreading.     

基于超标量处理器的高效FFT映射方法

针对超标量处理器的结构特点,研究新的映射方法,实现高效FFT运算.对现代超标量结构处理器进行建模,分析FFT算法在其上执行情况,得出内存访问是FFT算法执行的关键点.并进一步对FFT的内访问过程进行建模分析,最终实现了一种基于cache优化的高效FFT映射方法,该方法将FFT进行拆分实现,充分发挥了cache的作用,进而提高了处理性能.最后在ADI公司的TS201数字信号处理器上,以该映射方法为指导实现了基2FFT算法,实验结果显示在处理点数超出cache容量时,本映射方法可以大幅度提高处理性能.      

共享存储器型超并行多处理机系统的模拟性能评价

在共享存储器超并行多处理机系统中，访问共享存储器的吞吐量相当大，而存取延迟是与多级互连网络的级数成正比的．为防止这种延迟而产生的处理效率下降，把整个系统视为一个流水线处理体系，同时配合使用高速缓冲存储器．本文给出超并行多处理机系统的模拟性能评价结果．     

一种支持数据渗透迁移的片上缓存模型研究

分析一种支持数据在处理器片上如流水般浸润迁移的渗透缓存层次模型,以及片上数据渗透迁移的基本算法.为了仿真验证渗透缓存模型的有效性、分析该模型及其上的数据迁移算法的性质,本文给出了描述渗透迁移模型基本结构的构成关系、渗透迁移数据的形式化方法.仿真实验结果表明:该模型在改进处理器访存的命中率方面具有明显优势.     

基于QDMA的X264编码器优化

为提高X264编码器在TMS320C6416处理器上的编码速度,提出一种基于QDMA(快速存储器访问)的优化方法.根据C6416的存储结构和访问速度特点,通过设置双缓冲区,使用QDMA的方法实现了数据的搬运.实验表明,使用QDMA方式优化后编码器的率失真性能损失很小,编码时间平均缩短了11.82%,有效地提高了编码速度.     

一种32位浮点数字信号处理器(DSPs)的外设模型设计

提出一个使用VHDL语言建立的32位浮点DSPs的外设模型,并分析外设的结构,各部分的工作原理以及相互之间的通信.外设模型中包括了DMA、程序存储器控制器(PMC)、数据存储器控制器(DMC)、外部存储器接口(EMIF)、外设总线控制器(PBC)和定时器,中断选择以及启动逻辑等.模型具有单周期数据存取,多条指令并行读取,程序存储器的高速cache策略,DMA四通道独立控制与操作,DMA以及CPU的两个数据通道可以同时访问数据存储空间等特点.