用于高速模数转换器的电荷泵型低抖动时钟管理电路

针对高速模数转换器(ADC)对时钟信号的占空比以及低抖动的要求,提出了一种电荷泵型的时钟管理电路,利用电荷泵构成两个闭环回路,分别实现占空比稳定和可调双相不交叠时钟产生功能。电荷泵对时钟相位的积分功能可实现宽范围的时钟占空比调节,并能明显抑制电源噪声对时钟下降沿抖动的影响。该时钟管理电路采用0.18μm标准CMOS工艺设计。版图寄生参数提取后的仿真结果表明:该时钟管理电路可在40～200 MHz频率范围内,将20%～80%的输入占空比稳定地调整到45%～55%的范围内;在200 mV电源干扰的条件下,输出时钟抖动可降低到传统RC型占空比稳定电路的1/10之下。将该时钟电路应用于一款双通道、200MSPS、14位的流水线ADC中,测试结果表明ADC的信号噪声失真比达到了73.01 dB。     

可控脉冲信号发生器的设计

数字信号由于具有抗干扰能力强、无噪声积累,便于存储、处理和交换等一系列优点,已经成为现代控制领域的主要处理信号.要求改变脉冲信号的周期、占空比和输出脉冲个数可控的电路模块在很多控制领域都有应用.本文介绍了一种基于FPGA芯片的可控输出信号周期、占空比和信号个数的设计方法.应用时钟管理模块对输入时钟进行倍频来提高输出信号的周期范围和精度;调用IP核来完成相应的数学运算;应用两个可控减计数器来控制每一周期内高低电平的持续时间;应用数量控制计数器对输出的脉冲进行计数,控制输出量.该设计运行在ALTERA公司的clcyone芯片上,取得良好的效果,具有灵活高效的优点.     

高容量温盘驱动器伺服码同步时钟录写技术

提出了可变频时钟写入方法和锁相环倍频时钟写入方法。给出了这两种写入法的读／写电路，并分析了其性能。结果证明，可变频时钟写入方法电路简单，刻写时钟周期短；锁相环倍频时钟写入过程较前长，但其频率范围容易调整。两均适合高密度小型温盘的时钟录写。     

高容量温盘驱动器伺服码同步时钟录写技术

提出了可变频时钟写入方法和锁相环倍频时钟写入方法，给出了这两种写入法的读／写电路，并分析了其性能。结果证明，可变频时钟写入方法电路简单，刻写时钟周期短；锁相环倍频时钟写入过程较前者长，但其频率范围容易调整。两者均适合高密度小型温盘的时钟录写。     

一种应用于时间交织模数转换器的低抖动延迟锁定环

设计了一种适用于时间交织模数转换器的低抖动延迟锁定环,实现了12相时钟输出和6倍频输出功能.论文提出了一种基于信号通路切换的鉴频鉴相器,有效减小了工艺、电压、温度等对延迟锁定环性能的影响,优化了环路的抖动性能.延迟锁定环采用65 nm CMOS工艺设计,芯片面积90μm×110μm,版图仿真验证其工作频率范围40~110 MHz,电路整体功耗1.6 mW,锁定时间小于1.2μs,均方根抖动为8.1 ps,可满足模数转换器对时钟的要求.论文所采用的切换型鉴频鉴相器,相比于传统的鉴频鉴相器,其输出时钟的均方根抖动减小了19.3 ps.     

一种基于累积分布函数的抖动测量方法

提出一种基于累积分布函数(CDF)的抖动测量方法, 以解决在测试高频时钟信号抖动中遇到的延迟器件不匹配、占用芯片面积过大和受高频振荡信号限制等问题。采用65 nm CMOS工艺完成了测试电路的设计和功能模拟, 模拟结果表明该电路可用于测量2.5 GHz时钟抖动值, 抖动测量精度达到1 ps。     

千兆以太网物理层时钟产生/倍频单片集成电路设计

给出了一个基于TSMC 0.18 μm CMOS工艺设计的千兆以太网物理层时钟产生/倍频单片集成电路.芯片采用电荷泵结构的锁相环实现,包括环形压控振荡器、分频器、鉴频鉴相器、电荷泵和环路滤波器等模块,总面积为1.1 mm×0.8 mm.采用1.8 V单电源供电,测得在负载为50 Ω时电路的输出功率大于5 dBm.芯片在PCB板上键合实现锁相环路的闭环测试,测得锁定范围为130 MHz;当环路锁定在1 GHz时,振荡器输出信号的占空比为50.4%,rms抖动为5.4 ps,单边带相位噪声为-124 dBc/Hz@10 MHz.该电路适当调整可应用于千兆以太网IEEE802.3规范 1000BASE-X的物理层发信机设计.     

延迟环A/D及其在DC/DC控制芯片中的应用

提出了一种无需外部时钟、可以部分抵消工艺偏差、基于标准单元的延迟环A／D变换器．该A／D变换器结构简单、无需增加产生控制信号的电路,转换速度快,可在DC／DC变换器的高频数字控制芯片中使用。     

PCM三次群数字微波通信系统的位定时提取电路

本文叙述PCM三次群QPSK数字微波通信系统中的一种位定时提取电路。该电路与传统的位定时提取方法不同,码元定时提取采用两路延迟模2加非线性处理,比特定时提取是在码元定时提取的基础上采用全波整流倍频。经过频谱理论分析选取最佳参数,两种方法可获取最大的时钟分量。两种电路均采用晶体滤波器提纯。所研制的电路采用全集成化超高速ECL器件,实验表明具有良好的性能,电路可推广到更高速率的数字通信系统中。     

基于10Gb/sNRZ信号的全光四倍频时钟提取实验研究

提出了一种从非归零(NRZ)码信号提取四倍频时钟的全光技术方案,并进行了实验验证.由于NRZ信号中没有时钟分量,因此首先利用半导体光放大器(SOA)中的非线性效应配合带通滤波器产生伪归零(PRZ)码信号,并通过光纤中的自相位调制产生高阶时钟分量,最后注入F-P滤波器得到四倍频的光时钟信号.实验演示中,从一路10Gb/s...     

基于训练方式的存储器时钟信号的自适应同步

存储器是现代电子系统的核心器件之一, 常用于满足不同层次的数据交换与存储需求. 然而频率提高、时钟抖动、相位漂移以及不合理的布局布线等因素, 都可能导致CPU对存储器访问稳定性的下降. 针对同步动态随机读写存储器(synchronous dynamic random access memory, SDRAM)接口的时钟信号提出了一种自适应同步的训练方法, 即利用可控延迟链使时钟相位按照训练模式偏移到最优相位, 从而保证了存储器访问的稳定性. 在芯片内部硬件上提供了一个可通过CPU控制的延迟电路, 用来调整SDRAM时钟信号的相位. 在系统软件上设计了训练程序, 并通过与延迟电路的配合来达到自适应同步的目的：当CPU访问存储器连续多次发生错误时, 系统抛出异常并自动进入训练模式. 该模式令CPU在SDRAM中写入测试数据并读回, 比对二者是否一致. 根据测试数据比对结果, 按训练模式调整延迟电路的延迟时间. 经过若干次迭代, 得到能正确访问存储器的延迟时间范围, 即“有效数据采样窗口”,取其中值即为SDRAM最优时钟相位偏移. 完成训练后对系统复位, 并采用新的时钟相位去访问存储器, 从而保证读写的稳定性. 仿真实验结果表明, 本方法能迅速而准确地捕捉到有效数据采样窗口的两个端点位置, 并以此计算出最佳的延迟单元数量, 从而实现提高访问外部SDRAM存储器稳定性的目的.     

用RLC互连线模型实现时钟电路的动态优化

根据RLC互连线的二极点模型,得到一个简单的估算信号延迟和上升沿的解析表达式,并利用其实现对高速时钟电路动态优化设计,以保证信号在传输过程中不失真;同时设计了一个模拟器来验证时钟电路的性能.模拟结果表明,我们的算法降低了计算的复杂度,缩短了时钟电路优化的时间.     

数字中继接口同步性能分析

分析了数字网中产生滑动的３方面原因，即传输系统的工作环境不稳定；失去时钟控制；网路节点的时钟偏差。通过对一种高集成数字中继接口结构的分析，指出数字中继呼损过高的原因之一是由于时钟倍频电路的性能不稳定，即传输系统的工作环境不稳定，从而导致交换系统时钟与传输系统时钟的不同步。为此本文提出了解决该问题的两种方法，且能满足电话业务的滑动率指标的要求     

一种低功耗高电源抑制的时钟电路

设计了一种具有高电源抑制功能的时钟电路,电路既降低了输出时钟信号对电源扰动的敏感度,又同时实现了稳定基准电压和时钟信号双输出.     

钻杆声波传输对可调脉宽驱动的敏感性研究

设计了一种占空比可调的激振器驱动电路,并对短距离钻杆进行声波传输试验,研究占空比可调的脉冲驱动信号对单钻杆声波传输特性的影响。脉冲信号频率不同时,调节驱动信号的占空比从10%到90%变化,利用压电传感器接收传输信号。测试数据分析表明:所设计的电路可以输出占空比任意调节的驱动信号,且占空比在20%~30%时钻杆声波信号传输效果较好。     

一种变步长锁频基带信号时钟提取方法

串行数字通信系统需要从一个串行数据流中抽取一个采样时钟,这个抽取通常由一个叫时钟及数据恢复单元的非线性电路实现,该电路负责跟踪信号中的低频相位变化．本文提出了一种从频率上跟踪、锁定基带信号发端时钟频率从而提取出基带信号时钟的方案,此方法比传统的锁相环提取时钟具有更好的性能．由于它适于采用硬件语言描述,因而可集成在各类数字芯片中．     

基于单片机的交流电压谐波分析仪硬件设计

介绍了一种交流电压谐波分析系统的硬件设计方法,采用电压互感器从交流电网获得电压信号,该电压信号一路送入AD574输入端,另一路经过波形转换电路产生一个供倍频锁相电路使用的信号,经过倍频电路处理后输出一个32倍频方波.系统采用了液晶屏幕显示,使显示数据精度较高,具有一定的实用价值.     

RSFQ可控时钟信号发生器

设计了一种新的产生RSFQ时钟信号的电路,并利用W IN S软件对电路进行了模拟.它可以产生连续脉冲,脉冲的周期由电路中约瑟夫林传输线的长度决定,可以产生周期约10 ps的连续脉冲.经过扩展,这种电路能通过输入触发脉冲实现振荡的停止,从而产生固定个数的时钟信号,产生时钟信号的数目由启动信号和停止信号的时间差决定;在电路中使用多路开关,还可以在不改变硬件电路的条件下,通过输入触发信号来改变输出时钟信号的周期.     

高精度工频频率电压变换器

本文报导了一种高精度、低成本工频频率电压变换器（ＦＶＣ）。它由倍频电路、基本ＦＶＣ，低通滤波器和输出增益及调整级组成。其特点是电路简单，非线性误差小于０．０５％，所测频率的分辨率为０．５％Ｈｚ。本文详细介绍了其工作原理、电路结构及实验结果。     

适用于4通道100 Gbps SerDes的两级架构正交12.5 GHz低功耗低抖动时钟发生器

为了缓解多通道SerDes中高频时钟信号在长距离传输中引入的噪声过大和功耗过高的问题,设计了一种应用于多通道的低功耗低抖动两级锁相环结构;同时为了进一步降低噪声性能,在第2级锁相环中设计了一种采样鉴相器。该设计将第1级LC振荡器锁相环产生的低频时钟信号（3.125 GHz）传输到各通道收发机后,将该信号作为第2级参考信号,再采用小面积的环形振荡器锁相环产生正交的高频时钟 (12.5 GHz),这种结构降低了高频时钟在片上长距离传输的距离,提高了收发机的时钟质量;此外该技术避免了使用高频缓冲器,降低了功耗。其中第2级锁相环通过无分频鉴相技术提高了第2级环振锁相环的噪声性能。该时钟发生器电路整体功耗为100 mW,第1级锁相环相位噪声拟合后为-115 dBc/Hz,第2级环形振荡器电路在1 MHz处相位噪声为-79 dBc/Hz,锁相环电路产生的时钟信号整体抖动为2.7 ps。正交时钟偏差在300 fs以内。相比传统时钟发生器,该设计性能有较大提高,功耗有明显降低,适合应用于100 Gbps SerDes中。