用于多比特正交发射机的基于图形转换的全自动预失真技术

多比特正交架构是全数字发射机方案中最有前景的一种,但因为存在着显著的非线性,而需要复杂的二维预失真,并且前人提出的迭代测量法建立预失真表时间长约1ms.本文提出了图样转换的方案来解决预失真表建立时间过长的问题.本文方案将预失真表的建立时间缩短到20μs之内,同时对7.2dB PAPR和40MHz带宽的长期演进(Long Term Evolation,LTE)信号,布局前仿真中预失真后信号带内误差能减少到-30.07dB.本文方案不仅节省了预失真过程的时间和功耗,也使多比特正交发射机预失真表的实时建立首次成为可能.     

全奈奎斯特频带的正交数字上变频器设计

针对数字上变频器存在的功耗大、灵活性差等问题,提出一种低功耗的正交数字上变频器设计方案.采用先混频再进行插值调制的上变频结构,使信号频谱能灵活地搬移到奈奎斯特频带内的任意位置.改进后数字上变频器中的数字控制振荡器和插值滤波器都工作在较低频率上,达到了降低功耗的目的,而且插值滤波器采用了一种新颖的两路结构半带滤波器,将补零、滤波和调制功能融合在一起,通过简单地改变输入信号路径即可实现调制可编程.最后在Xilinx KC705开发套件上进行了仿真实现.仿真结果表明:该设计方案可使信号在全奈奎斯特频带范围内进行上变频,具有功耗低、应用灵活等特征,最高输出频率可达392 MHz,功耗降低33.3%,更加适合应用于高速低功耗的通信系统.     

流水线模数转换器的一种数字校准技术

为了降低流水线模数转换器中数字校准电路的规模和功耗,提出了一种新的基于信号统计规律的后台数字校准技术.该技术采用自适应搜索算法和二元单调函数的幅值增量比较算法,分别对基于信号统计规律的数字校准技术中的距离估计电路和查找表进行优化设计,减少了距离估计所需的数字电路和查找表所需的ROM空间,极大地降低了数字电路的规模和功耗.应用该校准技术实现了一个12位、采样率为4×107 s-1的流水线模数转换器.测试结果表明,同优化前相比,该芯片数字电路的功耗降低了931%,所需ROM空间减小了95%.整个芯片采用SMIC 0.18μm CMOS工艺设计,总功耗为210 mW,芯片面积为3.3 mm×3.7 mm.     

高精度Σ-ΔADC中的数字抽取滤波器设计

设计1个应用于高精度sigma-delta模数转换器(Σ-ΔADC)的数字抽取滤波器。数字抽取滤波器采用0.35μm工艺实现,工作电压为5V。该滤波器采用多级结构,由级联梳状滤波器、补偿滤波器和窄带有限冲击响应半带滤波器组成。通过对各级滤波器的结构、阶数以及系数进行优化设计,有效地缩小了电路面积,降低了滤波器的功耗。所设计的数字抽取滤波器通带频率为21.77kHz,通带波纹系数为±0.01dB,阻带增益衰减120dB。研究结果表明:该滤波器对128倍过采样、二阶Σ-Δ调制器的输出码流进行处理,得到的信噪失真比达102.8dB,数字抽取滤波器功耗仅为49mW,面积约为0.6mm×1.9mm,达到了高精度模数转换器的要求。     

联合深度限幅的自适应数字预失真技术研究

提出联合峰均比降低技术(PAPR)和数字预失真技术(DPD)对国标地面数字电视广播（DTMB）系统功率放大器进行线性化处理. PAPR降低技术采用深度限幅滤波,计算复杂度低. DPD方法则是采用基于查找表的预失真技术,为提高查找表的收敛速度,自适应算法采用变步长的RASCAL算法,并在查询表收敛过程中,对查找表进行拉格朗日内插. 仿真结果表明,使用深度限幅与预失真联合技术时功放效率可以得到较大提高. 以功率回退值为指标,与单独使用预失真技术时的功放效率相比,可以减少功率回退4.5dB,ACPR可以达到-45dBc. 与传统的联合技术相比,ACPR可以改善4dB.     

基于查找表的基带自适应预校正方法的系统仿真

本文提出了一种高功率放大器的非线性预校正系统设计方案.本系统基于复数增益的查找表,通过射频解调后的基带IQ信号与原始基带IQ信号的比对来更新查找表,从而实现数字基带信号的自适应预失真.Matlab仿真结果表明,本校正方法收敛速度快,校正效果明显,较好地补偿了高功率放大器的幅度失真和相位失真.     

用于全数字发射机的数字上变频电路

通过分析数字上变频器系统的工作过程及其主要参数对输出信噪比的影响,合理设计差分电压、预加重电路和高速串行发送器等的布局,有效提高数字上变频电路的性能.实际仿真和硬件测试表明,所设计的数字上变频器可将基带信号直接上变频到907.2 MHz频率上,实现阻带衰减达35 d B,提高了发射端信号的有效性和准确性,可以满足全数字发射机的应用要求.     

基于极坐标的自适应数字预失真器

基于极坐标方式,以Taylor级数拟合预失真器的AM/AM和AM/PM特性曲线,输入信号幅度作为索引信号创建幅度与相位并联的两张查找表,运用最小均方自适应算法更新表项系数来补偿功放的非线性,设计了自适应数字预失真器.通过Matlab搭建了基于16-QAM调制解调的自适应数字预失真系统.仿真结果表明,邻近通道功率比降低近20dB,功放的线性度得到了明显改善.     

一种低资源数字抽取滤波器设计

设计并实现一个应用于音频Sigma-Delta模数转换器的低资源数字抽取滤波器。该滤波器采用多级多采样率结构, 整体带内纹波小于0.06 dB, 带宽为21.6 kHz, 最低工作频率为10 MHz。通过滤波器硬件架构的设计, 有效地缩小了抽取滤波器的电路面积和功耗。芯片测试结果表明, 对 64 倍过采样率、4 阶Sigma-Delta调制的 1 bit 脉冲密度调制信号输出码流进行处理, 得到音频信号的信噪比达到87.2 dB, 在SMIC 0.13 μm 工艺下, 数字部分的面积约为0.146 mm²。与同类型抽取滤波器相比, 面积减小58%, 功耗减少60%以上。     

基于朱氏广义采样定理的射频功放行为建模

利用朱氏广义采样定理,在降低ADC采样率情况下,对射频功放进行非线性行为建模和数字预失真研究.以20 MHz的WiMAX信号作为射频功放的输入,通过矢量信号源和矢量信号分析仪组成的测试平台采集功放的输入和输出信号,并利用有记忆多项式模型和朱氏广义采样定理进行模型验证和预失真仿真分析.实验结果表明,在采样率为功放输入信号...     

Dual-Mode Low Power Pipelined ADC with Pre-charged Switched Operational Amplifier

This paper describes a 12-bit 40-MS/s and 8-bit 80-MS/s dual-mode low power pipelined analog-to-digital converter (ADC). An improved multiplying digital-to-analog converter is used to provide the dual-mode operation. A pre-charged fast power-on switched operational amplifier is used to reduce the power consumption of the pipelined ADC to 28.98 mW/32.74 mW at 40 MHz/80 MHz sampling rates. The ADC was designed in a 1.8-V 1P6M 0.18-μm CMOS process. Simulations indicate that the ADC exhibits a spurious free dynamic range of 90.24 dB/58.33 dB and signal-to-noise-and-distortion ratio of 73.81 dB/47.85 dB at 40 MHz/80 MHz sampling frequencies for a 19-MHz input sinusoidal signal.     

适用于4通道100 Gbps SerDes的两级架构正交12.5 GHz低功耗低抖动时钟发生器

为了缓解多通道SerDes中高频时钟信号在长距离传输中引入的噪声过大和功耗过高的问题,设计了一种应用于多通道的低功耗低抖动两级锁相环结构;同时为了进一步降低噪声性能,在第2级锁相环中设计了一种采样鉴相器。该设计将第1级LC振荡器锁相环产生的低频时钟信号（3.125 GHz）传输到各通道收发机后,将该信号作为第2级参考信号,再采用小面积的环形振荡器锁相环产生正交的高频时钟 (12.5 GHz),这种结构降低了高频时钟在片上长距离传输的距离,提高了收发机的时钟质量;此外该技术避免了使用高频缓冲器,降低了功耗。其中第2级锁相环通过无分频鉴相技术提高了第2级环振锁相环的噪声性能。该时钟发生器电路整体功耗为100 mW,第1级锁相环相位噪声拟合后为-115 dBc/Hz,第2级环形振荡器电路在1 MHz处相位噪声为-79 dBc/Hz,锁相环电路产生的时钟信号整体抖动为2.7 ps。正交时钟偏差在300 fs以内。相比传统时钟发生器,该设计性能有较大提高,功耗有明显降低,适合应用于100 Gbps SerDes中。     

一个用于流水线模数转换器的高精度、低功耗采样保持电路

介绍了一个用于高精度模数转换器,采用 0.25μm CMOS工艺的高性能采样保持电路。该采样保持电路的采样频率为 20MHz,允许最大采样信号频率为 10MHz,在电源电压为 2.5V 的情况下,采样信号全差分幅度为 2V。通过采用全差分flip-around结构,而非传统的电荷传输构架,因而在同等精度下,大大降低了功耗。为了提高信噪比,采用自举开关。Hspice仿真结构显示：在输入信号为 5MHz 的情况下,无杂散动态范围（SFDR）为 92.4dB. 该电路将被用于一个14位 20MHz 流水线模数转换器。     

一种基于延时线的全数字脉冲式超宽带发射机

本文设计了一款应用于无线体域网的全数字超宽带脉冲发射机.采用开环工作的延时线得到不同的延时信号,再由边沿合成器将多路延时信号合成为具有较高中心频率的短时方波脉冲信号,该短时方波脉冲信号经过输出驱动模块及带通滤波电路整形成为超宽带脉冲信号.芯片采用中芯国际0.13μm RF CMOS实现,面积为1 118μm×873μm.测试结果表明,发射机输出脉冲信号的最大幅度为220mV,信号-10dB带宽可在0.9~1.5GHz之间调节,脉冲信号中心频率在3.2~4.4GHz范围内可配置,当脉冲重复速率为15Mb/s、信号带宽为0.9GHz,输出信号设置为最大幅度时,芯片功耗为0.9mW.     

高速低耗BiCMOS OC门及其线与逻辑系统

为了满足高速度、低功耗数字逻辑系统的应用需求，运用改进电路内部结构和优化选取器件参数的方法，设计了4种双极互补金属氧化物半导体集电极开路（BiCMOS OC）门，并且用它们构成了线与逻辑系统；藉助两个BiCMOS OC门线与系统推导出其上拉电阻RL的计算式；对所设计的4种BiCMOS OC门和一种传统的TTL OC门线与系统进行了仿真试验和硬件电路试验．长工验数据和分析结果表明，所设计的BiCMOS OC门线与系统的电源电压均可为2．6—4．0V，工作速度与TIL OC门线与系统相接近，在60MHz测试条件下它们的功耗比TTL OC门减少4．77—5．68mW，且它们的延迟一功耗积平均降低了45．5％．     

数字锁相环与滤波技术在PWM整流器中的应用

三相电压型SVPWM整流器可采用基于MATLAB和FPGA的VHS-ADC高速数字信号处理平台建模,但建模时,三相静止坐标系到两相同步旋转坐标系的Park变换和两相旋转坐标系到两相静止坐标系的变换初相位不定,使变换不能顺利实现,另外,电网电压、电流采集时存在噪声,影响了系统稳定性。在常规的三相电压型SVPWM整流器模型基础上,增加数字锁相环以跟踪电网电压的相位和频率,增加FIR数字滤波器对信号进行处理,减少干扰。在VHS-ADC平台上设计了电压外环PI环节、电流内环PI环节和坐标变换模型。通过小功率实验,三相电压型SVPWM控制系统运行稳定,验证了数字锁相环和FIR数字滤波器应用于三相电压型SVPWM整流器的可行性。     

基于FPGA的正弦波PWM信号发生器的设计

采用Altera公司的Cyclone系列FPGA为数字平台,利用Quartus II6.0已有的模块在FPGA中设计出了PWM信号发生器,整个系统可以实现频率、幅度均可调的信号输出。在产生某一频率信号时,让采样脉冲的周期保持不变,在每一个采样周期内改变一次占空比,改变的规律按正弦表变化;在产生高低不同频率的信号时,为了降低对滤波电路的复杂度,采用插空法使得输出的PWM波频率恒定。经过验证,设计系统的输出信号具有以下特点:稳定性和平滑性均较好,相比传统的信号产生方式,具有较高的频率分辨率,且易于实现频率幅度的数控调制,输出信号频率在1 Hz～1 MHz可调。