基于最优神经网络的电路测试方法研究

在数字电路最优神经网络模型的基础上,研究基于该模型的电路测试生成方法.首先获得了多输入基本门电路的最优神经网络能量函数的一般表达式,然后对这种测试方法的原理、实现步骤、以及加速测试的措施等进行了详细研究.结果表明以最优神经网络模型为基础的电路测试方法在测试生成的速度方面快于其它类似方法,如基于Hopfield神经网络的电路测试生成,具有较好的应用潜力.     

基于粒子群算法的数字电路测试生成

在已有的数字电路测试生成算法基础上，通过对一种结构简单且容易实现的算法——粒子群算法的研究，提出了一种基于模拟的测试矢量生成的新方法，即应用粒子群算法来进行数字电路的测试生成．对一些组合电路进行了仿真，并将其与基于遗传算法的测试生成方法进行比较，实验结果表明该方法比基于遗传算法的测试生成更为有效．     

基于对象模式关系图的测试顺序生成方法

类的测试顺序对于面向对象的集成测试有着重要的作用．在基于对象关系图（ORD）的测试顺序生成方法上,改进了对象关系图,结合设计模式提出了对象模式关系图（OMRD）,并在对象模式关系图的基础上提出了基于对象模式关系图的测试顺序生成方法．基于对象模式关系图的测试顺序生成方法能在一定程度上解决基于对象关系图的测试顺序生成方法所存在的不足．     

一种低功耗测试图形的生成方法

为解决测试图形生成电路功耗高、硬件开销大、故障检测难等问题,提出了一种用于内建自测试的低功耗测试图形生成方法。该方法将种子向量和SIC计数器生成向量进行运算,产生MSIC测试向量。通过设计一种可配置SIC计数器和种子生成电路,证明了该方法中任意的2个MSIC图形在任何情况下都是相异的。以国际基准测试电路ISCAS’89为对象,在nangate 45nm工艺上的仿真实验表明,基于该方法的测试生成电路的平均功耗占被测电路正常工作时平均功耗的1%～3%;与传统的伪随机测试生成电路相比,该测试生成电路的测试功耗降低了5.48%～66.86%,且其所生成的测试图形具有唯一性、低跳变等特性。     

电路测试的可区分故障算法研究

研究一种基于人工神经网络的能区分故障的数字电路测试生成方法,该方法利用电路基本逻辑门的特性和神经网络模型的特点,首先建立测试生成的神经网络模型,然后通过求解网络能量函数的最小值点获得给定类型故障的测试矢量,其研究结果在可区分故障的测试生成方面提供了一种可能的新途径     

基于人工蜂群的硬件木马测试向量生成方法

针对已有测试向量生成方法对以电路惰性节点作为输入的硬件木马触发覆盖率低的问题,提出了一种基于人工蜂群的测试向量生成方法.首先分析了用于触发惰性节点组合的测试向量的分布规律,并构建数学模型对其进行描述;然后利用人工蜂群算法生成测试向量,结合其分布规律对局部区域进行高效搜索以发现能触发更多惰性节点组合的测试向量,同时对全局进行快速搜索,有效避免了"早期收敛"问题.实验结果表明:使用本文方法生成的测试向量测试电路,对电路中惰性节点组合的平均触发覆盖率达到95.86%,与已有方法相比提高了22.43%,具有更好的硬件木马激活效果.     

MOS电流模逻辑标准单元设计方法

分析了一种基于二叉判定图算法的MCML标准单元的设计方法。仿真分析采用SMIC0.18 CMOS标准工艺对电路进行晶体管级仿真。     

基于OCL约束的多态性时序图测试用例生成方法

由于UML时序图不能够描述多态性,导致根据时序图生成的测试用例存在不足,无法测试多态性方法.提出了一种对多态性时序图的形式化及相应测试用例的生成方法.根据类约束和满意集规则确定类的多态性方法集CSPM(class sets of polymorphism methods),并将多态性时序图转换为多态扩展有向无环图PCOMDAG(polymorphism class object method acyclic graph).使用提出的测试覆盖准则及深度优先算法对PCOMDAG图进行遍历,自动生成多态性时序图的测试用例.通过实例验证方法的有效性,其结果表明,本方法能够生成基于OCL约束时序图的测试用例对多态性方法进行测试,提高时序图测试集的覆盖度.     

基于属性的协议互操作性测试的TTCN-3实现

目前对路由协议的测试主要集中在一致性测试,对于像OSPF这样的复杂协议,对其进行互操作测试非常必要.传统的协议互操作性测试是基于被测系统的形式化模型生成测试序列,对测试序列进行测试例抽象,最终得出测试判定.传统方法简单易行,但当测试序列较长时相应问题随之而来.采用TTCN-3语言对基于属性生成的测试序列进行测试用例的实现,结果说明采用基于属性作为模型选择的方法并结合使用TTCN-3实现测试用例可以有效提高测试效率.     

基于难测故障冲突分析的非扫描可测性设计

时序电路的测试生成非常复杂.时序电路的可测性设计对于指导电路设计及测试生成是十分重要的.基于对在测试生成过程中的难测故障进行冲突分析,提出了一种新的评价电路可测性的测度conflict+,并在此基础上提出了一种两阶段的非扫描可测性设计方法.这种新的测度可以体现出时序ATPG中的绝大部分特征.运用该方法对一些实验电路进行可测性设计后,结果表明比近期的两种非扫描可测性设计方法nscan和lcdft在故障覆盖率、测试效率等方面都取得了更好的效果.     

基于OBDD时序电路设计的验证

依据有序二叉判定图（OBDD）和计算树逻辑（或称分支时态逻辑）CTL（Computational Tree Logic)的基本原理，分析了基于OBDD和CTL的验证数据电路设计的基本原理，并在此基础上，给出了时序电路等价验证的方法。     

利用二分决策图计算网络可靠度的一个有效算法

利用二分决策图,同时采用道路排序技巧及布尔代数运算给出了求不交和的方法,它比单纯采和二分决策图的算法更简单,不交和的项数更少,从而得到一个求网络可靠度的有效算法。『     

A New Method for the Detections of Multiple Faults Using Binary Decision Diagrams

With the complexity of integrated circuits is continually increasing, a local defect in circuits may cause multiple faults. The behavior of a digital circuit with a multiple fault may significantly differ from that of a single fault. A new method for the detection of multiple faults in digital circuits is presented in this paper, the method is based on binary decision diagram （BDD）. First of all, the BDDs for the normal circuit and faulty circuit are built respectively. Secondly, a test BDD is obtained by the XOR operation of the BDDs corresponds to normal circuit and faulty circuit. In the test BDD, each input assignment that leads to the leaf node labeled 1 is a test vector of multiple faults. Therefore, the test set of multiple faults is generated by searching for the type of input assignments in the test BDD. Experimental results on some digital circuits show the feasibility of the approach presented in this paper.     

数字电路与模拟电路混联的统一求解法

提出了数字ＶＬＳＩ的布尔逻辑变换成函数逻辑的一种新方法．由于采用了数字电路和模拟电路同时变换成函数逻辑求解，因此使得数字模拟ＶＬＳＩ能准确、简单求解，同时也使数字电路与模拟电路的求解统一了     

A New Algorithm of CNN for Binary Image Thinning (Ⅰ)

ＡＮｅｗＡｌｇｏｒｉｔｈｍｏｆＣＮＮｆｏｒＢｉｎａｒｙＩｍａｇｅＴｈｉｎｎｉｎｇ（Ⅰ）￥ＷｕＸｉｎｙｕ；ＹａｎｇＴａｏ（ＤｅｐａｒｔｍｅｎｔｏｆＢａｓｉｃＣｏｕｒｓｅｓ，ＮａｎｊｉｎｇＩｎｓｔｉｔｕｔｅｏｆＰｏｓｔｓａｎｄＴｅｌｅｃｏｍｍｕｎｉｃａｔ...     

二元向量输出的Partially Bent函数

把关于布尔函数的Carlet不等式推广到向量输出的布尔函数并且引入了向量输出的Partially Bent函数的概念,即广义Carlet不等式中等式成立的向量输出布尔函数.给出了一些广义Carlet不等式中等式成立的充分必要条件.进一步讨论了二元向量输出的partially bent函数的密码学性质.     

纳米电路交叉冗余容错技术研究

提出了一种针对纳米电路的数字电路容错设计新方法.该方法基于交叉冗余原理,利用两种二进制错误的不对称性,采用模块化方法对纳米电路进行容错设计.以阵列乘法器为例,采用新方法对电路进行设计和仿真,并结合实验结果与传统的可重构和三模冗余容错方法进行比较.交叉冗余方法无需检测模块及表决器,不会增加系统延时,并且在资源消耗方面远低于传统方法,对纳米电路尤其适用.     

基于BDD快速求解Petri网的陷阱和极小信标

为了分析和计算Petri网模型的陷阱和极小信标,同时实现符号化快速求解,提出了基于二叉决策图(BDD)获取模型的陷阱和优化已有的求解极小信标的方法,主要对原有方法缩减计算步骤并进行优化。通过引入BDD布尔计算方式,可快速求解较大规模Petri网模型的陷阱和极小信标。依据布尔函数给出了相应的符号化表述,并结合实例使用提出的方法进行求解,求得并分析相关结果。分析表明,极小信标求解方法的优化具有显著的时间优势,使用BDD符号化计算方式可以快速求出Petri网模型的陷阱和极小信标,甚至对规模更大的Petri网模型也是有效的。     

组合电路内部故障及多故障测试

给出了用一阶布尔差分法的扩展来求组合电路内部单故障测试集的方法；同时也讨论了如何用高阶布尔差分法来求组合电路的多故障测试集，进而给出了求组合电路双重故障测试集的４个公式，并结合具体电路阐述求解相应的故障测试集的过程     

逻辑电路的神经网络

Ｍ．Ｌ．Ｂｕｓｈｎｅｌｌ教授和作者给出了ＮＯＴ，ＡＮＤ，ＯＲ，ＮＡＮＤ，ＮＯＲ，ＸＯＲ和ＸＮＯＲ门的神经网络。以这些门的神经网络为基础，可构成任何逻辑电路的神经网络。由此，将电路的相容信号转换为平方伪布尔函数的全局极小。从而，拓宽了神经网络在电路模拟和自动故障模型生成中的应用。