锁相环用CMOS鉴频鉴相器及电荷泵的实现

锁相环(PLL)是一个闭环相位自动控制系统，能够利用一个精确且稳定的频率产生一系列频率准确的信号，为系统内部的其它模块提供稳定的高频时钟．鉴相器是锁相环路中不可缺少的重要组成部分，为了改善传统鉴相器捕获范围小、捕获时间长的问题，本介绍一种增加频率检测的鉴相器及电荷泵的设计方法。     

快速锁定的宽频带CMOS锁相环设计

设计了一种可快速锁定的宽频带CMOS电荷泵锁相环电路.通过增加一个自适应带宽控制模块,当锁相环处于捕捉状态时,增加环路带宽实现快速锁定;锁相环接近锁定状态时,减小带宽,保证环路的稳定性和减小杂散.同时还设计了能工作在宽频率范围的压控振荡器.该锁相环基于0.25μm CMOS工艺,供电电压为2.5V时,工作范围在960～2 560MHz,功耗为8.9～23.2mW,锁定时间小于12μs.     

锁相技术在弹上遥测发射机中应用的研究

该文研究了如何用锁相方案设计S-波段弹上遥测发射机,导出了高速锁相环路的稳定性条件,介绍了几个新颖器件:快速锁定的鉴频/鉴相器(MC12040);微波前置分频器(B586G);中规模单片集成锁相环(MC145106)。研制的实验样机性能良好,通过了技术鉴定,证明锁相技术方案在弹上遥测发射机中应用是成功的。     

应用于全数字锁相环的动态器件匹配与低功耗鉴相技术

提出了应用于全数字锁相环的改进的动态器件匹配技术和低功耗鉴相技术.利用低功耗鉴相技术简化了传统的全数字锁相环的鉴相原理,发明出一种新型的数字鉴相器,降低了数字电路实现的复杂性,降低了功耗;同时,本文所述的应用于全数字锁相环的动态器件匹配技术,降低了电容的工艺偏差对锁相环输出调谐曲线的不利影响,优化了锁相环的性能.该全数字锁相环采用TSMC 0.13μm CMOS工艺进行设计,仿真结果表明,本文所述的低功耗鉴相器功能正确,可使全数字锁相环正确地锁定在2.4～5.2GHz,本文所述的基于改进算法的芯片中鉴相器部分具有传统架构鉴相器53.2%的功耗与66.5%的芯片面积.测试结果表明,动态器件匹配技术使振荡器的输出调谐曲线(本文指输出频率与DCO调制字码值的曲线关系)更加接近理想情况.     

高性能电荷泵的锁相环电路

为满足锁相环电路高稳定性、低功耗的要求,提高其整体性能,通过对普通型电荷泵锁相环电路模块的改进,设计了一种高性能差分型电荷泵锁相环。该电路包括鉴频鉴相器、分频器、差分电荷泵和压控振荡器的电路结构。仿真结果表明：该差分型电荷泵锁相环的锁定时间为10μs、频率抖动为0.0002MHz、周期抖动为2 ps,与普通型电荷泵锁相环相比,可达到快锁低抖的目的。     

锁相环路计算机辅助分析的一种方法

提出了一种面向系统数学模型的模块连接式锁相环路计算机辅助分析方法，利用该方法，可对任意类型锁相环路的工作过程，时域特性，频域特性，捕捉过程及输入叠加噪声对锁相环路的影响等多方面进行计算机辅助分析，其特点是：１）原理简明，编程简单；２）不受锁上环咱阶数，输入信号形式及鉴相器类型的限制，可分析各种线性及非线性的锁相环路，适应能力强；３）可分析随机叠加输入噪声对锁相环路性能的影响，４）锁相五路各点工作状     

一种基于FPGA的数字锁相环测速实现方法

通过锁相环路的应用介绍,说明了全数字锁相环的优点,详细讨论了如何在FPGA中利用Verilog语言VHDL语言混和实现全数字锁相测速方案和利用锁相环DPLL中,可逆计数器模值的能修改特性,来控制DPLL的跟踪补偿和锁定时间,DPLL的中心频率以及消除"纹波"的方法.     

主动锁模光纤激光器的锁相电路的改进及仿真

对主动锁模光纤激光器的锁相环进行改进,提出一种新型的“变带宽锁相环”的设计结构。变带宽锁相环能够依据信号误差电压实时控制环路的带宽,使环路带宽随锁定信号的频率差动态改变,以达到快速捕捉和锁定信号的目的。Matlab仿真表明：锁相环的捕捉性能和跟踪性能提高,锁模光纤激光器的工作稳定性得到进一步改善。     

一种参数可动态智能设置的全数字锁相环路

在采用FPGA可编程技术实现的全数字锁相环路芯片中，通过使用VHDL硬件描述语言增加锁相环状态检测功能模块，能实现对锁相环工作状态（失锁或锁定）的检测。在片外设置一CPU对锁相环状态检测模块输出的状态信号进行检测，同时依据检测结果对不同状态下环路滤波器中可逆计数器模值进行动态智能设置，能实现锁相环路在失锁时快速进入锁定状态，在锁定时消除相位抖动和提高对噪声的抑制能力，从而达到改善输出频率质量的目的。     

千兆以太网物理层时钟产生/倍频单片集成电路设计

给出了一个基于TSMC 0.18 μm CMOS工艺设计的千兆以太网物理层时钟产生/倍频单片集成电路.芯片采用电荷泵结构的锁相环实现,包括环形压控振荡器、分频器、鉴频鉴相器、电荷泵和环路滤波器等模块,总面积为1.1 mm×0.8 mm.采用1.8 V单电源供电,测得在负载为50 Ω时电路的输出功率大于5 dBm.芯片在PCB板上键合实现锁相环路的闭环测试,测得锁定范围为130 MHz;当环路锁定在1 GHz时,振荡器输出信号的占空比为50.4%,rms抖动为5.4 ps,单边带相位噪声为-124 dBc/Hz@10 MHz.该电路适当调整可应用于千兆以太网IEEE802.3规范 1000BASE-X的物理层发信机设计.     

频率反馈环的分析

简单介绍了锁相环和脉冲控制锁相法的基本原理，进一步分析了锁相环的自捕捉能力、频率反馈环的构成、频差检波器的特性与参数等，结果表明用阶梯扫描加频率反馈环频率引导装置能使窄带锁相环在较短时间内在宽频率实现频率捕捉。     

滑差电机锁相控制调速系统

本文讨论了建立在锁相环基础上的一种新颖的滑差电机调速系统.该系统采用具有驱动和制动两套励磁绕组的滑差电机,使系统具有较好的动态特性.本系统未采用通用的集成锁相环,而是单独设计了鉴频和鉴相环节,与一般锁相环调速系统相比,具有较高的稳定性,且控制方便.该系统能适用于冲击负载.     

高速SerDes电路中电荷泵锁相环的设计

面向高速串行接口应用,设计一款低噪声、快速锁定的高性能锁相环电路,作为5 Gbit· s-1数据率的SerDes发射芯片的时钟源。该设计通过锁存RESET方式增加延迟时间,以减小鉴频鉴相器的死区效应,降低锁相环整体电路的杂散;其压控振荡器采用4 bit二进制开关电容的方法,将输出频率划分为16个子频带,以获得较大的输出频率范围,同时又不增加压控振荡器的增益;在SMIC 55 nm工艺下完成锁相环电路版图设计,核心芯片面积为054 mm2。后仿真结果表明:输出频率覆盖46~56 GHz,1 MHz频偏处的相位噪声在-110 dBc·Hz-1 附近。测试结果显示,RMS 抖动和峰峰值抖动分别为287 ps和134 ps,整体电路功耗为37 mW。     

锁相环与锁频环在数字Costas环中的应用

基于锁相环和锁频环的模型,研究了由两者构成的数字Costas环结构和性能.首先介绍了传统的数字Costas环模型,接着给出了鉴相器、二阶环路滤波器和三阶环路滤波器的结构,在此基础上分析了基于锁频环的数字Costas模型,实现了扩大Costas环的跟踪范围和提高跟踪精度的目的,最后给出了仿真结果,分析了两种环路单独和相结合后的应用和特点.     

一种用于高动态环境的GPS信号跟踪方法

针对全球定位系统（GPS）在高动态环境下信号跟踪精度不高以及容易失锁的问题,提出一种新的跟踪方法.采用锁频环（FLL）和锁相环（PLL）相融合的跟踪方式,利用判决因子对当前的跟踪状态进行判定,根据判决值对FLL和PLL输出赋予相应的权值,调整其相对作用的大小,从而将FLL和PLL在同一跟踪过程中更好地融合.仿真结果表明,该方法在环路噪声带宽较小的情况下能够成功地跟踪加速度为150 g的超高动态GPS信号.     

Verilog HDL modeling and design of 10Gb/s SerDes full rate CDR in 65nm CMOS

Phase locked loop （PLL） is a typical analog-digital mixed signal circuit and a method of conducting a top level system verification including PLL with standard digital simulator becomes especially significant. The behavioral level model （BLM） of the PLL in Verilog-HDL for pure digital simulator is innovated in this paper, and the design of PLL based clock and data recovery （CDR） circuit aided with jitter attenuation PLL for SerDes application is also presented. The CDR employs a dual-loop architecture where a frequency-locked loop acts as an acquisition aid to the phase-locked loop. To simultaneously meet jitter tolerance and jitter transfer specifications defined in G. 8251 of optical transport network （ ITU-T OTN） , an additional jitter attenuation PLL is used. Simulation results show that the peak-to-peak jitter of the recovered clock and data is 5.17ps and 2.3ps respectively. The core of the whole chip consumes 72mA current from a 1.0V supply.     

一种改进的双控制通路锁相环

提出一种改进的双控制通路锁相环结构。改进锁相环的两个控制通路有不同的压控振荡器增益。其中, 粗调节通路的压控振荡器增益较大, 用来调节锁相环的输 出频率范围; 细调节通路的压控振荡器增益较小, 用来决定环路带宽, 同时优化锁相环的抖动特性。电路芯片采用SMIC 0. 18 μm CMOS Logic 工艺加工。后仿真结果表明该锁相环的输出频率范围为600 MHz到1. 6GHz, 并有良好的抖动特性。     

一种快速锁定数控锁相环

提出了一种快速锁定数控锁相环结构.该锁相环具有频率捕获模式和相位捕获模式2种工作模式.在频率捕获模式,通过提出的一种新的算法,可以迅速缩小参考时钟和反馈时钟之间的频率差.在相位捕获模式,数控锁相环能够达到更精确的相位锁定.为了验证提出的数控锁相环结构和算法,该数控锁相环电路采用SMIC0.18μm logic1P6M CMOS工艺实现,面积为0.2mm2,频率范围为48~416MHz.实测结果表明,数控锁相环只需要2个参考时钟周期就锁定在376MHz.数控锁相环锁定后功耗为11.394mW,峰峰值抖动为92ps,周期抖动为14.49ps.