用于无线传感器网络的AES协处理器设计

在讨论高级加密标准(AES,advanced encryption standard)的算法、电路实现的基础上,通过功耗、面积和速度的折衷完成了用于无线传感器网络的AES协处理器设计.重点讨论了实现设计中面积和功耗优化的问题.采用加密解密复用设计,减小了设计面积.通过分析功耗的瓶颈,采用低功耗的S盒设计和减小组合电路无效翻转的方法进行功耗优化,并给出了功耗仿真的结果.该设计能达到非常快的处理速度,数据率可达到每时钟周期1.33 byte.     

基于FPGA的AES加密算法可重构设计

在信息的传输过程中,对信息进行加密处理是保证信息安全的关键。用FPGA技术实现了AES加密算法并针对算法的反馈工作模式,通过采取等效解密过程、就算法中的关键函数进行优化、实现密钥扩展与加／解密的并行进行等措施降低了算法实现的硬件复杂度,提高了数据处理速度,仿真过程验证了设计的正确性。     

AES算法的C语言实现及测试向量生成

在VC环境下 ,设计实现了高级加密标准 (AES)算法。密钥长度及加密/解密模式由用户控制 ,程序主要用于产生测试向量进行后期IC设计测试 ,也可应用于文件的加解密操作。     

基于FPGA的AES算法硬盘加密卡的实现研究

提出了基于FPGA对IDE硬盘数据进行AES加解密的实现方案,重点对加密卡的核心模块进行了分析和设计;采用了基于NiosII处理器的专门用于硬盘的密钥管理方法,更加有效地对硬盘数据进行保护;时序仿真验证了该硬盘加解密设计方案的可行性.     

Verilog HDL语言的AES密码算法FPGA优化实现

AES密码算法是目前广泛使用的一种加密算法。为了对AES算法进行优化,通过对密钥扩展模块重复调用,实现代码的高效利用。具体方法为在AES算法进行加解密运算时,其中所需的密钥可在其他模块执行时重复调用,即一次生成十轮密钥,通过控制模块实现轮密钥加运算。详细叙述了改进后AES算法的Verilog HDL硬件语言实现,特别是对具体实现过程中关键核心代码进行了清晰描述,经modelsim6.1f仿真验证正确后进行了FPGA硬件实现,对FPGA硬件实现进行了实验结果正确性验证。实验结果表明,优化后的AES算法在Xilinx Virtex-V FPGA上仅占用了3 531个Slice,5 522个LUT,与同类加密算法实现所需的资源数对比,在性能同等条件下占用面积更少,可满足芯片的较小面积应用需求,从而可以使得AES算法应用于目前流行的各种小面积智能卡上。     

IC卡有线电视收费管理系统

在发送端对电视信号进行加密（扰）处理，在用户端使用解密器解密，利用IC卡对有线电视进行收费管理；系统使用单片机对IC卡进行识别和管理，并完成合法用户解密密钥的形成和控制，采用LCD来完成所需信息的显示；采用了看门狗等多项抗干扰措施来确保系统的可靠稳定运行。     

AES算法的C语言实现及测试向量生成

在VC 环境下，设计实现了高级加密标准(AES)算法。密钥长度及加密／解密模式由用户控制，程序主要用于产生测试向量进行后期IC设计测试，也可应用于文件的加解密操作。     

用于高速网络安全协处理器的抗功耗攻击AES算法引擎设计

为提高密码算法芯片抵抗侧信道攻击,尤其是功耗攻击技术的能力,针对一款用于高速网络安全协处理器中的AES(高级加密标准)算法引擎,采用了软件级数据掩模方法进行了抗功耗攻击的电路设计。该设计中的AES算法引擎的原始模块是一种加解密共用S-box的结构,采用2种完全不同的方法实现了抗功耗攻击电路:一种采用SRAM(static random access memory)方式来实现数据掩盖,另一种基于硬件复制方式。通过产生随机功耗或虚假功耗以掩盖实际功耗与加解密数据运算之间的关系。使用功耗仿真软件PrimePower进行仿真的结果表明,未加保护的电路在1 000条功耗曲线内就可以被攻破,采用了本设计的电路可以抵抗10 000条以上的功耗曲线,可见AES算法引擎的安全性有显著的提高。经FPGA(field programmable gate array)验证,证明本文提出的2种设计均是可行的。     

一种AES-CCM128bit硬件加密器的优化设计

介绍了一种基于FPGA的AES-CCM 128bit硬件加密器的优化设计方法.阐述了AES(高级加密标准)算法以及CCM工作模式,分析了AES算法的轮变换结构,并提出S-hox查表结构和MixColumns(列混合运算)的VHDL语言程序设计思想.建立了ExpandedKey(密钥扩展运算)的数学模型,概括出AES算法的硬件实现方法,使得每一轮的轮变换与密钥扩展运算并行执行,以提高AES的加密速度.CCM工作模式结合了CTR与CBC-MAC工作模式,其加密明文或解密密文时都使用AES加密运算,这样解密过程就避免了繁杂的AES的直接解密运算.CCM模式下的简化加密协议,使用两个AES加密内核并行执行CTR与CBC-MAC工作模式以提高该模式下的加密解密速度.     

一种高安全的融合指纹识别与NFC技术的门禁系统认证协议

针对现有门禁控制系统存在的无法保证用户身份合法、操作繁琐、成本高昂的问题,提出了1种融合指纹识别和NFC技术的门禁系统认证协议,针对安全性进行了设计.首先在手机内部通过随机信息的交换生成动态AES密钥,对指纹特征信息以1次1密方式加密传输.然后手机和门禁读卡器间基于Diffie-Hellman算法计算加解密密钥,用AES加解密方式传输用户个人信息.最后由门禁系统完成个人信息的验证.基于CPN模型建立了协议关键环节的模型,协议克服了NFC卡模拟技术无用户身份合法性认证和明文传输等安全性上的不足,可以抵御非法接入攻击、重放攻击、对本机用户的个人信息窃听攻击和内部人员对其他人的窃听攻击.     

A low-cost compact AES architecture for wireless sensor network

The implementation of small size cryptography algorithm is a critical problem for wireless sensor network. A low cost compact intellectual property (IP) core of the entire advanced encryption standard (AES) algorithm for wireless sensor network is presented in this paper. A compact encryption and decryption system using only four sharing S-Boxes is obtained, employing sharing between the encryption and decryption processes. Our design proposes use of composite field data path for the SubBytes and InvSubBytes transformations. With an implementation of the AES block cipher with Virtex Ⅱ Pro FPGA using 0.13μm and 90nm process technology, our area optimized consumes 16.8k equivalent gates. The speed of this implementation is also reduced to 0.45Gbits/s. Compared with previous implementations, our design achieves significant low-cost area with acceptable throughput.     

基于SOPC的Twofish加/解密单元的设计与实现

 Twofish算法是AES加密标准的最终5个候选算法之一.以SOPC技术为基础,依据算法在不同密钥长度下的相似性,设计了一个可分时复用的Twofish加/解密处理单元.该设计以优化硬件结构为目标,在不降低原Twofish算法安全性的前提下,改进了S-boxes设计,与传统的Twofish系统相比有加密速率更快和资源消耗更少等优点.本设计采用VHDL硬件描述语言设计,采用Quartus Ⅱ8.0进行了综合与布线,并将该处理单元封装成为独立的IP核,挂接在Altera公司提供的Nios Ⅱ系统内,并最终以Altera公司的EP2C20F484C6芯片为下载目标进行验证,达到了设计要求.     

一种片上可配置安全网络适配器的设计与实现

 为了满足当前高速网络传输处理中安全性与实时性的要求,以AES-128/192/256算法为基础,设计了一种采用流水可重构技术的AES加/解密IP核,并通过SOPC技术将该IP核、Nios II处理器、网络控制器等功能模块与外围设备进行集成,实现了一个可根据具体应用资源多少与安全系数要求而灵活配置的片上网络适配器.本设计采用硬件描述语言VHDL设计,利用Quartus Ⅱ8.0进行了综合与布线,最后在DE2实验平台上进行下载测试验证.整个设计硬件结构简单、安全性高、运行速度快、灵活性强,可被广泛应用于网络信息安全领域.     

一种基于FPGA的AES算法的低功耗实现

目前网络支线上绝大部分用户面对的是千兆和百兆的以太接入网,因此设计低功耗而不影响接入网数据传输速率的AES加密芯片将具有广阔的应用前景.由此,在保证128密钥安全性的条件下,本文提出了一种将AES加密算法的128位明文分为4个32位加密单元进行处理,并通过流水线技术进一步降低功耗的AES加密芯片的实现方法.并且针对一般的FPGA结构仿真实现了上述的设计.     

基于加密机制的云计算数据可靠存储方案研究

为了克服因收发双方都使用同样钥匙导致的其安全性不高等缺点,引入深度加密机制,与AES(Advanced Encryption Standard)算法耦合,设计了基于双级加密的云计算数据可靠存储方案.先采用AES对用户数据客户端进行对称加密,到达云资源管理器后,采用分布式重组的方法进行深度加密,构造了"初级—深度"双级加密的云计算数据可靠存储结构,并完成了基于加密的云计算数据安全存储加密和解密操作流程.借助Eclipse与Java语言,建立了云计算安全模块.结果表明:该系统的加密效率高,拥有较高的安全性且界面操作简单.     

适用于超高频RFID无源标签的AES算法实现

分析了用于高安全性应用的EPC Gen2电子标签对安全算法实现的约束,在此基础上提出了一种AES算法的低功耗硬件实现方案.该方案中采用了单S盒设计,使用同一个数据通路实现了加密和解密的流程,减小了硬件资源开销.仿真结果表明电路总的门数为4 952门,可以在204个时钟周期内完成128 bit数据的加密或解密,满足安全标签的设计需求.     

一种将AES和SSL结合的数据加密算法

分别介绍了高级数据加密标准AES与网络通信加密协议SSL的原理,基于AES算法的性能分析,结合SSL协议身份鉴别、授权认证的优势,将AES与SSL相结合,提出了一种适合于网络实时数据传输安全的新的数据加密算法.最后,重点阐述了该算法的原理及实现过程,并通过测量数据加密传输的网络延时证实:AES与 SSL相结合的混合加密算法在实现授权认证功能、安全密钥传输的基础上,仍继承了 AES算法的实时性,是远程实时数据安全传送的理想算法.     

AES算法介绍和硬件设计

Rijndael算法是美国21世纪先进加密标准(AES)．首先简要介绍AES算法的加解密流程,然后给出了一种利用FPGA进行设计的方法,对主要部分的设计结构进行了详细的说明,最后给出了具体的试验结果．这种设计占用的资源很少,适合于对速度要求不高的小规模应用．     

基于改进AES的一次一密加密算法的实现

AES(advanced encryption standard)加密算法在分组密码领域一直有着不俗的表现,但是传统AES算法具有S盒的迭代循环周期短、轮密钥和种子密钥之间的相关性较强的缺陷。为增强AES算法的安全性,通过采用一种新的仿射变换对产生新的S盒,再利用平方剩余算法产生随机密钥流序列的方法对AES算法进行了改进。结果表明:改进后的S盒的迭代循环周期在GF(2~8)域上为256;每一次加解密运算使用的密钥都是不一样的随机密钥流序列。可见,改进后的AES算法使得明文的每一个分组都使用不同的密钥进行加密,从而使得各分组密文之间不具相关性,达到了使用固定密钥实现一次一密加密的目的,从而提高了AES加密算法的安全性。