JTAG调试系统的设计

本文简介了JTAG协议标准,讨论采用软硬件设计JTAG调试系统的一种方法,最后实现了该设计。该设计已经应用于一个语音识别SoC。     

基于VHDL语言的IP核验证

1.引言在IC(integrated circuit集成电路)发展到超大规模阶段的今天,基于IP(Intellectual Property,知识产权)核的IC设计及其再利用是保证SoC(system onchip,片上系统)开发效率和质量的重要手段。如果能对IP核进行验证、测试和集成,就可以加速SoC的设计,而这需要从以下5个方面进行考虑。     

PCI总线目标控制器IP的设计

在芯片设计中采用IP(Intellectual Property)技术是IC设计发展到SoC时代的必然选择。建立IP库可以提高设计效率。在研究PCI总线规范的基础上,完成PCI总线目标控制器的功能描述和验证。从总体设计思路、各功能模块设计等角度对IP核的设计方法进行了介绍,并着重介绍了状态机的设计。结果表明,该IP核在功能和时序上符合PCI技术规范,达到了预定的目标。     

基于FPGA的MFCC参数的IP核设计

美尔倒谱系数(MFCC)模拟了人耳的听觉特性,在语音识别实际应用中取得了较高的识别率。通过介绍提取MFCC算法,提出了算法实现的IP核设计方案,并详细描述了各个子模块的设计原理。以Verilog HDL作为设计语言,在Modelsim6.0开发工具下完成仿真。最后在Xilinx Spartan–3e FPGA目标板上验证了该IP核。     

JTAG标准及其与16位微处理器IP软核的集成

随着集成电路规模的越来越大,可测性设计越来越受到业内的关注,基于JTAG标准的可测性设计是当前的研究热点之一;文章首先介绍了JTAG标准,进而详细讨论了JTAG模块的设计、与16位微处理器IP软核的集成方法与实践;然后介绍了一种模块化设计的方法,具有较强的实用性和可移植性.     

Logistic核函数及其在语音识别中的应用

核函数是支持向量机(SVM)的核心,直接决定着SVM的性能.为提高SVM在语音识别问题中的学习能力和泛化能力,文中提出了一种Logistic核函数,并给出了该Logistic核函数是Mercer核的理论证明.在双螺旋、语音识别问题上的实验结果表明,该Logistic核函数是有效的,其性能优于线性、多项式、径向基、指数径向基的核函数,尤其是在语音识别中,该Logistic核函数具有更好的识别性能.     

符合EHCI的USB2.0主机控制器IP核设计与实现

介绍了一种基于USB2.0协议,选用Wishbone总线接口的主机端控制器IP核的设计与实现.该设计以EHCI作为软硬件接口划分,支持高速(480 Mb/s)的数据传输,实现了DMA的自主控制、事务的动态调度以及数据跨时钟域的合理开销,达到减少SoC平台处理器的I/O负荷、提高传输效率与系统性能的设计目标;USBIP核的设计与系统软件开发同步进行,有效地验证了硬件功能,最终经FPGA平台与ASIC实现测试达到协议标准,可作为一个通用IP核系统集成.     

SoC与嵌入式系统

SoC是嵌入式系统的一种新形式,是将微处理器、模拟IP核、数字IP核和存储器(或片外存储控制接口)集成在单一芯片上,它通常是客户定制的,或是面向特定用途的标准产品.在一块硅片里实现了能完成一个计算机系统功能所需要的硬件集成电路和嵌入式软件,属于计算机与微电子的新兴交叉学科.就SoC的关键技术做了分析,对其应用及发展进行了讨论.     

SoC技术及其形成基础

SoC是利用EDA和HDL以及IP核，设计出性能价格比很高的片上系统。SoC技术是一最新设计方法的形成是许多电子技术发展的杰出成果。这些技术包括IC工艺、IP优化及EDA设计等。本文对SoC技术及其相关的技术作讨论。     

SystemC在UART的IP软核设计中的应用

在IP软核的设计过程中,可以利用SystemC行为模型描述特点代替传统HDL语言,建立行为模型和验证平台.以一个通用异步收发器的IP核设计为例,详细讨论整个IP软核的设计流程,重点分析了行为模块和验证模块的设计.结果表明,SystemC对于提高代码效率和IP开发速度有着重要作用.     

基于微机的边界扫描测试主控系统的设计

分析了边界扫描测试技术的工作机制对测试主控系统的功能需求，提出了一种基于微机PCI总线的低成本边界扫描测试主控系统的硬件设计方案，该系统以PC机为平台，以用CPLD器件实现的JTAG主控器生成满足IEEE1149．1协议的边界扫描测试信号，并用普通的SRAM实现存存器共享，仿真表明，该系统产生的测试信号完全满足IEEE1149．1协议的时序要求，可用于IC和PCB的边界扫描测试，以及改进边界扫描测试的研究和实验。     

一种基于JTAG协议的嵌入式调试接口设计方法

提出了一种新的嵌入式调试接口设计方法,设计者可以重用JTAG标准的串行接口进行监视,跟踪并分析在嵌入式微处理器上运行的程序.通过采用调试接口电路的流水线映像寄存器组和特殊数据通路,可以避免在CPU关键路径上插入扫描链实现"非侵入性"的调试功能.为了提高JTAG接口的数据传输效率,指令寄存器和相关控制逻辑被重新设计.在JTAG转换器的设计中,提出如何通过采用JTAG调试代理协议来简化调试工具的移植,这种方法通过了硅验证,调试接口已被成功应用于CK510平台上.     

基于PCI总线的边界扫描主控器的FPGA设计与实现

在分析边界扫描测试技术的工作机制对测试主控系统的功能需求基础上,提出了一种基于PCI总线采用FPGA实现的低成本边界扫描测试主控器的硬件设计方案.该系统以PC机为平台,利用FPGA器件设计实现JTAG主控芯核,并在主控器芯核内加入FIFO,提高了PCI总线的传送速率,使用户能够利用计算机方便的组成一个边界扫描测试系统.经仿真和测试实践表明,该系统产生的测试信号完全满足IEEE1149.1协议的时序要求,对支持IEEE1149.1协议的芯片进行功能测试和PCB板的互连测试及电路故障诊断.该系统结构简单,使用方便,工作可靠.     

一个专用芯片的边界扫描测试

JTAG边界扫描测试方法是电路芯片和电子系统功能测试一种新方法，正在得到越来越广泛的应用，通过一个具体专用芯片的边界扫描测试的实现来介绍测试方法的基本原理，测试系统的硬件结构以及测试程序的编译方法。     

边界扫描技术及其在VLSI芯片互连电路测试中的应用

本文介绍了支持JTAG标准的IC芯片结构、以PC机作平台,针对由两块Xilinx公司的xc9572_pc84芯片所互连的PCB板,结合边界扫描技术,探讨了芯片级互连故障的测试与诊断策略。体现了边界扫描技术对于芯片互连故障测试检验效率高,控制简单方便,易于实现的优越性。     

基于Wishbone总线结构的情景式IP核测试方案

随着集成电路技术的发展,IP核复用成为集成电路SOC设计的主流．该文通过对广泛应用于SOC设计中的Wishbone总线体系结构和国际上常用IP核测试方法的研究,提出一种基于Wishbone总线结构的情景式IP核测试方案．通过对该方案应用于实际项目后所产生实验数据的分析,证明这种IP核测试方案能大大降低系统层测试难度,加快系统层设计速度,并能显著提高测试激励效率和可观电路结构测试覆盖率．     

应用8051单片机IP设计相位测量仪

本设计应用SOPC和8051单片机IP技术,设计一个高精度的相位差测量仪。通过在FPGA中嵌入8051单片机IP来取代单片机+FPGA方案中的实际的单片机,既节省了成本又充分利用FPGA内部资源。     

基于8051单片机IP设计等精度频率测量系统

本设计应用SOPC和8051单片机IP技术,设计一个等精度频率测量系统。通过在FPGA中嵌入8051单片机IP来取代单片机+FPGA方案中的实际的单片机,既节省了成本又充分利用FPGA内部资源。     

SOC测试调度控制器设计

在对SOC测试时,SOC测试结构的核心部分是测试访问机制(TAM)和测试调度控制器.文中设计了一种新颖的基于测试总线的SOC测试调度控制器.用户通过上位机给控制器发出指令,使IP核处于不同的测试模式,提高了测试的灵活性.控制器可以通过对测试总线的配置实现多个IP核的并行测试,大大缩短测试时间.实验结果表明,该方案设计合理,可以高效地完成IP核的测试任务.     

基于JTAG的板级互连测试技术的研究

JTAG边界扫描机制是用于在线导通测试的新技术,它提供了对电路板上元件的功能、互连及相互间影响进行测试的一种新方案,极大地方便了系统电路的测试.边界扫描技术克服了传统针床测试的缺点,而且测试费用也相对较低,这在可靠性要求高、排除故障要求时间短的场合非常适用.本文详细介绍了边界扫描技术的基本原理和结构,并提出了一种优化的测试算法,最后介绍了一种可以广泛应用、高效低廉的边界扫描测试方法,实现对芯片级、板级和系统级集成电路进行测试的功能.