| 符合EHCI的USB2.0主机控制器IP核设计与实现 |
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| 引用本文： | 左斌,余敬鹏,周晓方,黄宏.符合EHCI的USB2.0主机控制器IP核设计与实现[J].复旦学报(自然科学版),2010(6). |
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| 作者姓名： | 左斌 余敬鹏 周晓方 黄宏 |
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| 作者单位： | 复旦大学专用集成电路与系统国家重点实验室; |
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| 基金项目： | 国家自然科学基金(60876016); 上海应用材料研究与发展基金(06SA10); 专用集成电路与系统国家重点实验室(ZD20080103,09ZD002)资助项目 |
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| 摘 要： | 介绍了一种基于USB2.0协议,选用Wishbone总线接口的主机端控制器IP核的设计与实现.该设计以EHCI作为软硬件接口划分,支持高速(480 Mb/s)的数据传输,实现了DMA的自主控制、事务的动态调度以及数据跨时钟域的合理开销,达到减少SoC平台处理器的I/O负荷、提高传输效率与系统性能的设计目标;USBIP核的设计与系统软件开发同步进行,有效地验证了硬件功能,最终经FPGA平台与ASIC实现测试达到协议标准,可作为一个通用IP核系统集成.
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| 关 键 词： | USB2.0 高速I/O接口 DMA控制器 传输事务动态调度 |
Design and Implementation of USB2.0 Host Controller IP Core Based on EHCI |
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| ZUO Bin,YU Jing-peng,ZHOU Xiao-fang,HUANG Hong.Design and Implementation of USB2.0 Host Controller IP Core Based on EHCI[J].Journal of Fudan University(Natural Science),2010(6). |
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| Authors: | ZUO Bin YU Jing-peng ZHOU Xiao-fang HUANG Hong |
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| Institution: | ZUO Bin,YU Jing-peng,ZHOU Xiao-fang,HUANG Hong(State Key Laboratory of ASIC and System,Fudan University,Shanghai 201203,China) |
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| Abstract: | The design of a USB 2.0 compliant host controller IP core with Wishbone bus in a 32-bit SoC is presented.It follows EHCI software/hardware interface,supports the Hi-speed(480Mb/s) standard and realizes the independent DMA controller,dynamic transaction scheduling and high-efficiency data-transferring in multi clock domain.All of these results in reduction of the I/O load of the SoC processor and increase the overall performance.The software development is completed in the same time,therefore the function of... |
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| Keywords: | USB2 0 high-speed I/O interface independent DMA controller dynamic transaction scheduling |
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