一种面积优化的ZUC算法的硬件架构

针对祖冲之(ZUC)算法在资源受限的嵌入式场景中的应用,本文提出了一种面积优化的ZUC算法的硬件架构,该架构设计了基于复合域的S盒和基于超前进位加法器的模(2~(31)-1)加法单元,从而在基本保持关键路径延时的基础上有效降低了硬件开销.对所提出的ZUC算法架构分别在Virtex-5 FPGA平台和TSMC 90 nm工艺下综合,结果表明本文架构的硬件开销相比目前主流的方案降低了 10.6%～45.6%.同时,在最新的Virtex-7 FPGA平台上,本文的ZUC算法架构仅消耗276 Slices的硬件资源,数据吞吐率达到了 10 Gb/s.     

面向分组密码算法的高面积效率可重构架构

为了提升安全应用中分组密码算法的面积效率,提出了一种基于粗粒度可重构计算的硬件架构.在可重构架构设计过程中采用了2种优化方案,即利用Benes网络优化可重构计算阵列的层间互联和基于配置信息的使用频度优化配置信息的组织方式.实验结果表明:采用基于Benes网络的层间互联方案后,可重构阵列中层间互联的面积开销减少了51.61%;采用基于使用频度的配置信息层次化组织方式后,AES分组密码算法和DES分组密码算法的配置时间分别缩短了80%和88%,配置时间占总时间的百分数分别下降了42%和39%.这2种分组密码算法在该可重构架构上实现的面积效率为同类架构的3.95和1.51倍.因此,所提的2种优化方案能够有效降低面积开销,提高可重构架构的性能,有助于分组密码算法高面积效率的实现.     

一种资源优化的祖冲之算法的硬件实现方法

祖冲之(ZUC)算法是我国自主设计的流密码算法,该算法在2011年12月被3GPP LTE采纳为国际加密标准,即第四代移动通信加密标准。目前,基于祖冲之算法的FPGA设计在国内外引起了广泛的关注。本文在实现祖冲之加/解密系统的基础上,提出了一种资源优化的祖冲之算法的硬件实现方法。该方法优化了原祖冲之算法中对S盒进行并行寻址的逻辑,采用分时复用的寻址逻辑。经过仿真与综合,结果表明本文提出的方法大幅降低了系统的资源开销,当复用的寻址逻辑最多时,系统的资源开销可以降低45%。     

S盒的二次方程及一个新的设计准则

S盒是许多分组密码算法中唯一的非线性部件, 因此它的密码强度决定了整个密码算法的安全强度. 本文从理论上分析S盒中二次方程的存在条件, 证明了AES(Advanced Encryption Standard)密码的S盒在有限域GF(256)上存在55个线性无关的二次方程, 并第一次给出了GF(256)上的这些二次方程. 这些方程可能被用于一些代数攻击中, 如XSL(eXtended Sparse Linearization)攻击. 为了防止利用这些二次方程进行的代数攻击, 本文提出一个新的S盒设计准则.     

基于FPGA的双线性对密码算法并行架构设计

为提高双线性对加密算法在密码芯片中的执行速度,设计并实现了1种面向双线性对加密运算的并行硬件处理架构.该架构中运算单元由2个同步运行的算术核构成,实现了对双线性对算法中有限域运算的并行处理,提高了硬件资源的复用率.设计采用Verilog HDL编码,并基于FPGA实现.与传统方案相比,该方案在满足安全性的条件下实现了较快的速度和较小的面积,能够满足安全密码芯片的应用要求.     

一种可选参数的椭圆曲线加密算法的设计

ECC算法的实现比较困难,往往需要通过专门的硬件来加速算法实现。讨论了定义在GF(2n)上的参数可选的椭圆曲线密码体制(ECC)的整体设计,分析了其中的关键算法,给出了几个关键算法的设计问题。该方案适合硬件实现。     

基于AES算法和改进ECC算法的混合加密方案

高级加密标准(AES)和椭圆曲线密码算法(ECC)是对称加密技术和非对称加密技术中的重要算法.首先对AES算法和ECC算法进行了讨论,在对影响ECC算法效率的因素模逆操作进行了改进,提出基于AES算法和改进ECC算法的混合加密方案.该方案具有运算速度快,安全性能高的优点,具有很好的实用性.     

命名数据网络中VIP转发方案的性能优化

命名数据网络(named data networking,NDN)是信息中心网络(information centric network,ICN)的一个典型实例,是未来网络一种可能的架构.为优化NDN的转发性能,要求转发平面能根据不同的网络环境自适应地调整转发策略、选出最优的转发接口.“虚拟兴趣分组”(virtual interest packet,VIP)架构是一种基于NDN的联合动态转发与缓存的网络架构,通过VIP架构对转发方案进行了性能优化.VIP架构的转发方案使用了背压算法,该算法在网络处于轻负载状态时时延较大,为此引入偏差函数进行优化.为检测优化效果,对原始VIP架构和优化后的VIP架构的转发性能进行了仿真实验对比.实验结果显示,优化后的转发方案相比原方案在转发时延上有一定降低.且由于偏差函数的引入不会增加原转发方案的时间复杂度,因此提出的方法可以优化VIP转发方案的性能.     

基于原模图LDPC码的联合信源信道译码器的硬件实现

采用FPGA(field programmable gate array)设计基于原模图低密度奇偶校验(low density parity check,LDPC)码的联合信源信道译码器,信道部分和信源部分都是由原模图LDPC码组成.在原模图LDPC码联合译码器的硬件实现架构中,通过2步循环扩展得到了适合硬件实现的准循环原模图LDPC码,译码器信息的迭代更新采用TDMP (Turbo decoding message passing)分层译码算法,采用的归一化最小和算法使得P-JSCD(photograph-based joint source and channel decoding)具有部分并行结构.最后,为了降低资源消耗和译码延迟,采用了提前终止迭代策略.基于FPGA平台的硬件实现结果表明,该联合译码器的译码性能非常接近相应的浮点算法,并且最大时钟频率达到193.834 MHz,吞吐量为24.44 Mbit/s.     

基于FPGA的BAN认证算法硬件实现

针对智能传感节点采集的隐私生理信息在人体局域网(body area network, BAN)通信过程中存在的安全隐患问题,结合BAN的IEEE 802.15.6标准,提出一种将挑战/应答(challenge/response)的身份认证机制应用到BAN的认证中的设计方案,该方案使用HMAC-SHA256算法。采用硬件描述语言Verilog和流水线(pipeline)设计思想对该算法进行硬件实现。在Quartus II集成开发环境下,以Altera公司的Cyclone IV系列ED2-115开发板作为硬件平台完成了设计综合,并使用Modelsim软件进行功能仿真,验证了算法的正确性。实测结果显示,该方案满足BAN系统功耗和资源消耗的设计要求,可应用于BAN的身份认证设计。     

素域模逆运算的一种快速算法和VLSI实现

有限域上的模逆运算是许多公钥密码系统使用的算法中的核心域运算之一。该文对现有的素数域GF(p)上的模逆算法进行了改进和优化,得到了适合软硬件实现的快速算法,尤其利于快速高效的超大规模集成电路(VLSI)实现。改进后的新算法运算简单,只需用普通加减法操作,不需要模运算和任何操作数的乘法或除法,其全部运算的完成仅需一个加法器。该文同时给出了新算法的一个VLSI实现,结果显示新算法的硬件实现在速度和资源开销两方面均具有良好特性。     

对称密码算法的性能优化

选择AES-128,SHA-256,SHA-512和Whirlpool4个目前应用最为广泛的对称算法进行优化。首次讨论了如何在龙芯2E通用处理器上优化对称密码算法。针对每种算法提出了具体的优化技术,并对优化后的结果进行了分析。优化后所获得的性能是目前已知的龙芯处理器上的最好结果。针对对称密码算法,给出了龙芯2E新指令扩展的建议和一个新的并行Hash函数模式。     

基于MIMO阵列的混合波束赋形算法

低轨(low earth orbit，LEO)卫星通信可以克服恶劣地形影响实现远距离通信，面对突发灾害能快速部署解决通信问题，但是，卫星在保持高速运动的同时采用高频段的信号，容易导致通信时产生严重的信号衰落。针对此问题，基于传统遗传算法提出一种适用于混合波束赋形架构的算法。固定模拟域对数字域进行迭代优化，然后固定数字域对模拟域进行迭代优化，通过共同的待优化矩阵进行联合求解，在固定功率的前提下不断迭代优化矩阵，采用混合波束赋形方法有效减少硬件复杂度，更加接近数字波束赋形的性能。仿真表明，在混合波束赋形架构应用上，相对于传统的正交匹配追踪(orthogonal matching pursuit,OMP)算法，所提算法性能提升了6.61%。     

一种用于RFID的基于广义二进制Hessian曲线的密码处理器的实现

针对射频识别(RFID)芯片面积和能量资源极其有限的特点, 设计实现了一种基于广义二进制Hessian曲线(GBHC)的椭圆曲线密码(ECC)处理器。在算法上采用Montgomery Ladder点乘算法和 w坐标法, 以优化加速运算时序, 在结构上精细设计循环移位寄存器组和门控时钟, 以降低面积和能量消耗。实验表明, 在保证安全精度不变的情况下, 所实现的密码处理器具有较快的运算速度、极小的芯片面积和超低的能量消耗, 并能抵抗简单功耗分析(SPA)等侧信道攻击(SCA)。     

一种用.Net实现的ECC密码体制在电子政务中的应用

为了提高电子政务中公文传送的安全性和高效性,提出以新一代密码体制ECC为核心,将新一代的对称加密算法AES、哈希算法SHA256和ECC融合为一整套密码方案,在.Net框架中加以实现.并对这一套密码方案进行安全与性能分析,得出它们具有很高的安全性和性能.     

一种高效的CABAC熵编码硬件设计

本设计是一种以基于上下文的自适应二进制算术编码(CABAC)为熵编码的高效视频编码方案,通过(CABAC)硬件结构的输入输出模块优化和算术编码模块优化来提高整体架构的效率及主频.在输入模块优化方面,采用四级缓存输入和残差系数优化传输;在算术编码模块优化方面,通过上下文模型索引预读取、预归一化查表和并入串出码流输出设计,提高整体架构的工作效率及主频,降低资源消耗,实现高效流水线高主频硬件架构.硬件设计使用90 nm标准单元库进行综合,可在工作频率为370 MHz下实现流水线,使用电路门数为43.49×10~3.该处理速率及吞吐率可支持HEVC标准的通用测试条件下1 080 P视频30帧·s~(-1)的实时编码.     

一种适合于B/S和C/S应用的经济型实体鉴别公钥密码器

针对我国电子政务发展的需求,提出一种适合于B/S和C/S应用的经济型实体鉴别公钥密码器方案,研究出相关密码算法,并论证了其安全性.与采用现有公钥密码算法的密码器相比,这种密码器能有效降低对硬件运算能力的需求,从而降低造价,若在居民身份卡系统等社会信任服务系统中推广,可为国家节省大量资金.     

椭圆曲线密码SOC的研究与设计

通过分析椭圆曲线密码体制,比较软、硬件模块结构,对软硬件接口进行划分,提出了一种适合椭圆曲线公钥密码运算和满足实际产品需求的简单高效SOC架构,并讨论了设计、验证、实现以及软件系统的开发,成功完成了一款完全符合椭圆曲线密码体制及其安全标准的SOC芯片.椭圆曲线密码SOC采用HHNEC0.25μm制造工艺,实际芯片在59 MHz下的测试表明,192 bit非固定点乘运算性能为456次/s,256 bit非固定点乘运算性能为232次/s.     

公钥基础设施的设计与解决方案

对于计算机网络来说，如何实现网络的安全性是十分重要的。根据目前网络信息安全研究现状，在介绍公钥密码算法基础、数字签名以及公钥基础设施(PKI)体系等关键安全技术的基础上，提出了公钥基础设施技术在网络安全应用中的架构方案，并对各个组成部分和公钥基础设施建设需解决的主要问题进行了分析与讨论。     

程序优化在视频处理中的应用

计算机软件设计中的视频处理,在软件的算法和架构一定的情况下,根据计算机硬件的特点,通过对代码的充分优化,能较大程度地提高软件的运行效率。本文介绍了软件优化的思路、方法,并探讨了软件优化的性能和效果。