纳米电路交叉冗余容错技术研究

提出了一种针对纳米电路的数字电路容错设计新方法.该方法基于交叉冗余原理,利用两种二进制错误的不对称性,采用模块化方法对纳米电路进行容错设计.以阵列乘法器为例,采用新方法对电路进行设计和仿真,并结合实验结果与传统的可重构和三模冗余容错方法进行比较.交叉冗余方法无需检测模块及表决器,不会增加系统延时,并且在资源消耗方面远低于传统方法,对纳米电路尤其适用.     

硬件电路的选择性进化冗余

提出了一种新的冗余容错电路设计方法.首先利用遗传算法生成多个功能相同但结构不同的电路,这些电路在相同的出错条件下同时出错的概率较小;然后对生成的多个电路进行选择性集成,使集成后电路尽可能有利于投票表决,从而提高容错性能.对传统的同构冗余电路与异构冗余电路的容错能力进行了理论分析和对比,并给出了冗余电路的选择策略.实验结果表明,异构冗余电路比同构冗余电路具有更好的容错特性,且选择性冗余比随机冗余更优.     

基于GP算法的多模态门电路设计

多模态电路是与传统基于开关切换或者可重构实现方式的多功能电路不同的一种新颖的多功能电路,它在电路结构不发生改变的情况下,由电路某种参数(温度、电源电压、控制信号)的变化实现电路的多种功能.作为一种新的电路类型,多模态电路设计还没有标准的设计准则,针对现有的设计方法存在元件冗余,电路结构不合理的缺点,提出了用GP(遗传程序设计)算法来设计多模态门电路,并实现了一个控制信号控制的与,异或门,电路的分析结果说明了该设计方法的可行性.     

基于硬件演化的电路故障自修复实验系统设计与实现

面对复杂的环境,电路系统容易出现故障,且常规电路系统主要基于冗余容错技术提高系统的可靠性。在前期工作中提出了基于硬件演化(evolvable hardware, EHW)和补偿平衡技术(reparation balance technology, RBT)的故障自修复策略,其能够充分利用仿生原理,使电路系统具备自适应、自组织能力。设计实现了能够用于验证所提修复策略的实验系统,并选取了典型电路对基于EHW和RBT的故障自修复策略进行了实验验证,对设计具有自修复能力的电路系统具有重要的指导意义。     

工控机二模容错系统结构设计

从计算机体系结构观点，提出一个ＳＴＤ总线工控机二模容错计算机系统。介绍该系统的设计原则、硬件结构和容错管理软件结构。     

一种数字电路的桥接故障诊断方法

针对目前数字电路桥接故障诊断效率低的问题,提出了一种基于微分故障模拟算法的数字电路的桥接故障诊断方法,用VHDL语言对电路模型进行了重新建模,利用单固定故障的信息来诊断桥接故障,并对ISCAS85平台下的一些电路进行了模拟,结果表明该方法简单、高效,特别适合于数字电路的故障诊断,对于提升我国数字电路可靠性具有重要的理论意义与实际推广应用价值。     

基于符号函数的蔡氏电路设计及其应用简

针对蔡氏电路中蔡氏二极管物理实现复杂的缺陷,设计了一种基于符号函数的蔡氏电路。对采用符号函数的蔡氏电路状态方程,按照方程各状态变量的对应关系用模块电路连接对其硬件实现,设计出了一种无电感能产生二涡卷蔡氏混沌吸引子的蔡氏电路。用驱动-响应式同步制式对蔡氏电路进行研究,结果表明同步得很好。理论分析、仿真结果和硬件电路测试结果一致,证明了电路的正确性和设计的有效性。     

胚胎型仿生硬件及其关键技术研究

介绍了胚胎型仿生硬件的概念、优点、应用领域和实现方法,对胚胎型仿生硬件的结构、系统设计方法、错误检测与自修复机制等关键技术的研究现状进行了综述,并以八进制加法计数器为例说明胚胎型仿生硬件的设计方法和自修复机制。针对目前仿生硬件面临的容错机制、细胞电路结构和设计方法都比较简单的问题,提出了基于免疫机理进行错误检测、实行分级容错、采用可进化核设计电路等解决思路。最后指出了胚胎型仿生硬件技术发展趋势,如探索新型容错机制和各种生物启发式电路体系结构、开发商业和专用胚胎型仿生硬件芯片等。     

基于进化技术电路设计的研究

基于进化技术电路设计是目前正在发展的新兴研究领域，主要概述了一种进化电路的方法，分析并指出了竿化电路设计的几个因素以及研究方向。     

基于增强型BN的CTCS-1级ATP可靠性研究

结合CTCS-2级与CTCS-3级列控系统设计和运用经验,铁路总公司提出了CTCS-1级列控系统的研制需求,该系统车载ATP设备将取代LKJ与机车信号对既有线列车的控制.本文以CTCS-1级ATP为主要研究对象,对比分析模块级冗余与系统级冗余方案下CTCS-1级ATP系统可靠性.根据CTCS-1级列控系统总体技术方案,构建模块级冗余与系统级冗余ATP可靠性框图,建立对应增强型贝叶斯网络(BN)模型.借助增强型BN正向推理,求解两种设计方案下ATP可靠性定量指标,评估两种设计方案的优劣.利用增强型BN模型逆向推理,求解列车超速防护(ATP)设备故障下基本单元条件失效概率,查找两种冗余设计方案的潜在薄弱环节.评估结果表明:两种方案下CTCS-1级ATP RAM指标均满足需求规范要求,但采用模块级冗余设计的CTCS-1级ATP RAM指标更优;外围冷备模块条件失效率明显高于其他模块,为CTCS-1级ATP的薄弱环节.     

数字电路在EDA开发系统上的实现方法研究

目的 研究数字电路在EDA开发系统上的实现方法.方法 以数字钟设计为例,针对两款具体的CPLD/FPGA开发系统给出了不同的设计思路和实现方案.结果 下载/配置到实验板的目标器件上,经实际电路测试验证,达到了预期的设计要求.结论 基于EDA技术的数字电路开发方便、灵活、高效,成本低,上市周期短.     

基于ARM9的海底观测网节点电路硬件设计

为满足海底观测实时获取数据的功能需求,设计了一种基于ARM9的海底观测网节点电路控制系统。采用嵌入式系统硬件模块化设计,构建了包括节点串口扩展通讯、ADC数据采集、以太网通讯、电平转换及USB接口的电路系统。现场试验证明,该节点电路运行稳定可靠,且易于岸站监控与维护。     

用PLD芯片和AHDL语言进行交通灯控制器设计

交通信号灯控制器是数字电路的经典问题 ,通常的设计方法基于中、小规模集成电路进行 ,电路元件多、接线复杂、故障率高。大规模集成电路的发展、EDA技术的出现 ,使数字电路的设计进入了一个崭新阶段。PL D芯片属于大规模集成电路 ,其种类很多 ,内部结构也不同 ,但共同的特点是体积小、使用方便。文章介绍了用 A HDL 语言设计交通灯控制器的方法 ,并在 MAXPL U S2系统对 PL D芯片进行下载 ,由于生成的是集成化的数字电路 ,没有传统设计中的接线问题 ,所以故障率低、可靠性高 ,而且体积非常小。说明了 EDA技术在数字电路设计中的优越性     

一种新型单电子-MOS晶体管混合的半加器电路

基于单电子晶体管的I-V特性和MOS晶体管的逻辑电路设计思想,提出了1个单电子晶体管和MOS晶体管混合的反相器电路,进而推导出其它基本逻辑门电路,并最终实现了一个半加器电路。通过比较单电子晶体管和MOS晶体管两者的混合与纯CMOS晶体管实现的半加器电路,元器件数目得到了减少,电路结构得到简化,且电路的静态功耗降低。SPICE验证了电路设计的正确性。     

基于FPGA的星载UART通讯设计与实现

通用异步收发器(universal asynchronous receiver transmitter,UART)广泛应用在星载仪器单机内部通信。针对复杂的空间电磁环境,电路受宇宙射线、单粒子影响较大的特点,研究了面向空间环境应用的UART电路设计方法。该方法在硬件上,使用抗辐照反熔丝型FPGA和军品级的通信接口芯片,实现UART通讯的总线拓扑连接结构。软件上,使用硬件描述语言完成串口通信协议,结合三模冗余串行TMR、并行TMR技术、数字滤波技术,提高系统的容错能力,提高系统的可靠性。给出了UART收发电路的工作原理、实现框图,并进行了仿真实验,实验结果验证了该方法的有效性。     

基于Markov链的容错系统可靠性评估

计算机可靠性是衡量计算机系统性能的一项重要指标,评估计算机系统的可靠性在系统的设计和实践阶段有着十分重要的意义。针对较为常见的双机冗余容错系统,该文给出了一种基于Markov模型的评估容错系统可靠性的方法,该方法通过故障注入来加速系统失效、模拟容错系统运行时的事件、对系统运行状态进行划分,使用Markov链对系统状态进行建模来评估容错系统的可靠性。实验测试结果表明:该方法能有效地对容错系统可靠性进行评估。     

基于EWB的数字电子电路设计

使用EDA(电子设计自动化)技术设计电子电路已经成为时代潮流,EWBEDA软件是目前各种电子电路辅助分析与设计软件中最优秀的软件之一,该软件具有模拟和数字电路的设计、分析、仿真能力.本文介绍了一种基于EWB(电子工作台)软件设计数字电路的新方法,它改变了传统的设计方法,通过设计数字电子钟,说明了该软件是人们设计电子电路的有效工具.     

基于模块化的容错技术在测控系统软件开发中的应用研究

软件开发中可以通过模块化的方法提高代码的重用率,但不同系统调用相同的模块,将使得各系统发生共同故障的可能性大大增加。为提高软件的可靠性,将容错技术引入到模块化方法开发的测控系统软件中,根据测控系统自身的特点,从数据、操作、硬件及软件四个方面讨论了软件开发中的避错、容错方法。在我们所研制开发的驱动桥综合性能实验台软件系统开发中的应用表明,该方法在提高代码重用率,降低开发周期的同时,也显著提高软件系统的可靠性。     

DSP与CPLD在微机保护与测控系统中的应用

针对微机保护与测控系统中DSP器件控制能力薄弱的问题,本文以数字线路保护测控装置项目为背景,提出了一种新型DSP CPLD微机保护的设计方案。以DSP器件TMS320F206作为底层主处理器件,把所有控制电路、地址分配等设计在CPLD器件XC95144中,使整个系统结构简单化,体积小型化,功能多样化。配合硬件设计,提出了一种综合方法和软件控制流程。通过DSP和CPLD等高度集成器件的应用,增强了保护电路的可靠性。     

引入演化效率因子的演化算法设计

随着电子芯片技术的发展，电路系统不断向高集成度和智能化发展。在复杂电磁场环境的各种干扰下，对信息化电子系统的稳定性和可靠性要求越来越高，电子系统的可靠性及自主容错能力成为电路设计所面临的新挑战。为提高恶劣情况下电路的抗干扰能力，提出将分析得到的演化效率因素作为算法的影响因子，引入到演化算法的适应度函数中，对算法进行提高和改进。研究结果表明，在单点短路和断路故障仿真实验中，引入演化效率因子的演化算法的平均无故障概率分别为0.754和0.853。与传统的演化算法相比，两者分别提高了16.4%和14%；与自适应算法相比，两者分别提高了6.7%和5%，证明在受扰或局部损伤的情况下，引入演化效率因子能够有效提升电路系统的鲁棒性及容错抗扰能力。研究结果对改进电路设计的强化及完善有一定的参考价值。