统计预测法与同步数字系列基群时钟同步恢复

同步数字系列 ( SDH)指针调整给支路时钟带来了幅度很大的低频抖动 ,一般的时钟同步恢复方法 (如简单的模拟或数字锁相环 )已无法将其滤除 ,为恢复 SDH中基群时钟同步 ,提出了一种新的全数字化方法——统计预测法。该方法通过对一个统计周期内欲平滑时钟与参考时钟的差异的统计 ,在下一个周期内预测出支路时钟。从该方法的原理、抖动性能的分析以及给出的计算仿真结果和实验测试结果可知 ,该方法可以有效地平滑由于指针调整和码速调整产生的很大的相位跃变 ,恢复的时钟抖动很小 ,有很好的抖动转移特性和很大的捕捉范围 ,且不需要锁相环 ,系统便于集成 ,有利于设备的小型化。     

SDH中准同步支路映射抖动的模拟计算及其结果

提出了模拟计算ＳＤＨ中准同步支路映射抖动的方法，给出了ＰＤＨ四次群信号映射抖动的模拟结果。     

光ATM交换系统与SDH传输网的线路接口

研究了基于自由空间光交换技术的宽带光ＡＴＭ交换系统,该系统与ＳＤＨ传输网的线路接口对６２２Ｍｂｉｔ／ｓ的高速信号进行处理,完成多种功能．对该接口功能进行了分析,解决了同步时钟恢复和信头处理问题．     

光ATM交换系统与SDH传输网的线路接口

研究了基于自由空间光交换技术的宽带光ＡＴＭ交换系统，该系统与ＳＤＨ传输网的线路接口对６２２Ｍｂｉｔ／ｓ的高速信号进行处理，完成多种功能，对该接口功能进行了分析，解决了同步时种恢复和信头处理问题。     

多媒体网络中的时延控制方法

时延和时延的抖动是多媒体网络中两个重要的参数,它们与网络的服务质量相关．提出了一种新的网络时延和时延抖动的控制方法——按时服务原则．该方法以虚拟时钟算法为基础,吸收了Ｊｉｔｅｒ－ＥＤＤ算法的优点,能够同时对时延和时延抖动进行控制．同以往的时延和时延抖动控制算法相比,其优点在于：无需为会话建立通信模型,只要是受漏桶（ＲＳ,Ｄ０）限制的会话,那么,该会话在按时服务器组成的网络中就存在一个最大时延Ｔ１,ＭＳ,ｍａｘ．     

SBR法降解有机物的动力学分析

本文以毛皮废水为处理对象，系统地研究了一个反应周期内ＣＯＤｃｒ、ＢＯＤ５及ＭＬＳＳ随时间的变化规律，在此基础上对ＳＢＲ法降解有机物的规律进行了动力学分析，并求出了动力学参数。     

大规模集成电路数传调制解调器及其应用

本文给出了大规模集成电路芯片Ａｍ７９１０内部电路组成，叙述了用Ａｍ７９１０芯片组成的异步通信用数传调制解调器（ＭＯＤＥＭ）的工作原理、特点及其应用。该ＭＯＤＥＭ用于移频键控（ＦＳＫ）信号的调制与解调，其工作符合Ｂｅｌｌ１０３，２０２和ＣＣＩＴＴＶ，２１，２３建议。其传输速率可分别为３００ｂｉｔ／ｓ，６００ｂｉｔ／ｓ，１２００ｂｉｔ／ｓ。当速率为３００／ｂｉｔ时，可工作于两线或四线全双工，在６００ｂｉｔ／ｓ和１２００ｂｉｔ／ｓ时，四线制可全双工工作，二线制为半双工工作。     

HDSL系统中基于信道辨识均衡器的设计

介绍了ＤＭＴ－ＨＤＳＬ系统的原理及其实现方法，提出了针对ＤＭＴ调制技术的一种基于信道辨识的自适应均衡方法，计算机仿真实验证明了该方法是简单和有效的．     

一种8DPSK解调中新的全数字时钟,载波同步器

提出了和分析了一种８ＤＰＳＫ解调器中全数字判反馈时钟定时和载波相位同跳器，该同上不器误差检测的自噪声小，同步跟踪速度快，抖动小。文中分析了误差检测曲线及平均捕获时间等，并经计算机模拟。该同步器与解调器一起在ＤＳＰ芯片ＴＭＳ３２０Ｃ２５上实现。给出了模拟和测试结果。     

四苯基卟啉钆与DMSO反应的可见光谱研究

研究了四苯基卟啉钆配合物在ＣＨ２Ｃｌ２，ＤＭＳＯ及混合溶剂ＤＭＳＯＣＨ２Ｃｌ２，ＤＭＳＯＨ２Ｏ中的可见光谱．测定了在ＣＨ２Ｃｌ２溶剂中配合物与ＤＭＳＯ反应的平衡常数及配比     

STM1的2Mbs信号提取和去同步

根据ＣＣＩＴＴ同步数字系列传输体制建议,提出一种ＳＴＭ－１的２Ｍｂ／ｓ信号提取和去同步的实现方案,讨论了采用微机控制的自适应比特泄漏方法抑制批针调整抖动问题,利用系统和电路ＣＡＤ软件仿真证明实现了方案是正确的。     

On-Chip Multi-Giga Bit Cycle-to-Cycle Jitter Measurement Circuit

This paper presents an on-chip measurement circuit to measure multi-giga bit cycle-to-cycle jitter based on the vernier oscillator (VO), which is inherited from the famous vernier delay line. The calibration method is also given. The circuit adopts a differential digital controlled delay element, which makes the circuit flexible in adjusting the measurement resolution, and a highly sensitive phase capturer, which makes the circuit able to measure jitters in pico-second range. The parallel structure makes it possible to measure consecutive cycle-to-cycle jitters. The performance of the circuit was verified via simulation with SMIC 0.18 μm process. During simulation under the clock with the period of 750 ps, the error between the measured RMS jitter and the theoretical RMS jitter was just 2.79 ps. Monte Carlo analysis was also conducted. With more advanced technology, the circuit can work better. This new structure can be implemented in chips as a built-in self-test IP core for testing jitter of PLL or other clocks.     

SDH专用集成电路MXLO21E1-3及其应用

发展同步数字系列 ( SDH)技术必须依赖专用集成电路。 MXL O2 1E1- 3是清华大学电子工程系自主研制和开发的大规模数字 SDH专用集成电路系列中的一片 ,它能同时完成 2 1个基群 E1到虚容器 VC4的映射及去映射 ,可由单片机进行配置与监控 ,全部电路都实现数字化 ,外围电路简单 ,应用方便。芯片中的关键技术是基群 E1解同步器的设计 ,MXL O2 1E1- 3采用了全数字化的统计预测法。介绍了该方法的原理并从理论上分析了它在抑制 E1输出抖动和漂移方面的性能。芯片的实际测量结果表明芯片的各项功能及性能指标都达到或超过设计目标。     

高锁定范围半盲型过采样时钟数据恢复电路设计

采用标准0.18 μm CMOS工艺,设计了一种高锁定范围的半盲型过采样时钟数据恢复电路.该时钟数据恢复电路（Clock and Data Recovery,CDR）主要由鉴频器（Frequency detector,FD）、多路平行过采样电路、10位数模转换器（Digital To Analog Converter,DAC）、低通滤波器（Low Pass Filter,LPF）、多相位压控振荡器（Voltage Controlled Oscillator,VCO）等构成.该CDR电路采用模数混合设计方法,并提出了基于双环结构实现对采样时钟先粗调后微调的方法,并且在细调过程中提出了加权调相的方法缩短采样时间.仿真结果表明,该CDR电路能恢复1.25～4.00 Gbps之间的伪随机数据电路,锁定时间为2.1 μs,VCO输出的抖动为47.12 ps.     

候时抖动的分析及其抑制方法

本文计算了复接帧内信息位和控制位的比例与调整方向的关系,分析了准同步复接中所采用的正码速调整的候时抖动,最后给出了抑制抖动的几种方法。     

Verilog HDL modeling and design of 10Gb/s SerDes full rate CDR in 65nm CMOS

Phase locked loop （PLL） is a typical analog-digital mixed signal circuit and a method of conducting a top level system verification including PLL with standard digital simulator becomes especially significant. The behavioral level model （BLM） of the PLL in Verilog-HDL for pure digital simulator is innovated in this paper, and the design of PLL based clock and data recovery （CDR） circuit aided with jitter attenuation PLL for SerDes application is also presented. The CDR employs a dual-loop architecture where a frequency-locked loop acts as an acquisition aid to the phase-locked loop. To simultaneously meet jitter tolerance and jitter transfer specifications defined in G. 8251 of optical transport network （ ITU-T OTN） , an additional jitter attenuation PLL is used. Simulation results show that the peak-to-peak jitter of the recovered clock and data is 5.17ps and 2.3ps respectively. The core of the whole chip consumes 72mA current from a 1.0V supply.     

基于时空二向度定型机制的静态网络检测算法研究

为了解决当前静态网络检测机制中存在链路抖动检出频率低,数据传输性能不高,且难以实现信道噪声擦除的不足,提出了一种基于时空二向度定型机制的静态网络检测算法。首先,综合考虑静态网络接收信号强度(Received Signal Strength Indication,RSSI)、链路质量指针(Link Quality Indicator,LQI)、信噪比(SIGNAL-NOISE RATIO,SNR)的特点,并结合静态网络节点的拓扑特性,通过移序方法,构建了基于频率漂移包络擦除方案的超参数捕捉方法,有效降低信道噪声对网络抖动性能的影响;随后,考虑到当前静态网络节点的数据流量分布不均匀的特性,基于链路相干协方差的方法,实现链路抖动二向度的误差消除,显著提升了网络抗噪性能,强化了数据传输过程中的误差控制。仿真实验表明,与高斯白噪声信道包络检测机制(Envelope Monitoring Mechanism in GaussWhiteNoiseChannel,E2W-GWNC机制)、拉普拉斯信源联合抖动检测机制(LaplasseSourceJointJitter Detection Mechanism,LS-2JD机制)相比,所提算法具有更高的网络数据传输能力,且有更好的链路抖动问题检出效果。     

面向光通信应用的CMOS 28 Gbps低功耗高抖动容限CDR电路设计

为了解决光模块中高功耗芯片恶化激光调制器性能，以及解决收发端时钟基准偏差导致误码率高的问题，设计了一款低功耗高抖动容限的时钟数据恢复电路（CDR）。通过采用压控振荡器（VCO）型全速时钟的CDR系统架构和电感峰化的时钟缓冲技术，降低了CDR芯片的功耗；通过在CDR积分通路中引入零点补偿电阻，提高了CDR的抖动容限。该CDR采用CMOS 65 nm工艺设计和1.1 V电源供电，后端仿真结果表明：当CDR电路工作在28 Gbps时，功耗是2.18 pJ/bit，能容忍的固定频差是5 000 ppm，恢复时钟的抖动峰峰值是5.6 ps，抖动容限达到了设计指标，且满足CIE-25/28G协议规范。     

基于HDMI视频信号接收的电荷泵PLL设计

介绍了一种实现HDMI中数字视频信号接收的方法,设计并实现了一种新的用于HDMI中像素数据和时钟信号恢复的电荷泵锁相环;通过V-I电路的改进降低了压控震荡器的增益,改善了控制电压的波动对压控震荡器频率的影响,从而减小时钟抖动;采用频率检测电路对输入时钟信号频率进行自动检测分段,可实现大的频率捕获范围,从而实现了对高达UXGA格式的数字视频信号接收;采用Hspice-RF工具对压控震荡器的抖动和相位噪声性能进行仿真,SMIC0.18μsCMOS混合信号工艺进行了流片验证,测试结果表明输入最大1.65Gbit/s像素数据信号条件下PLL输出的时钟信号抖动小于200ps.