异步时钟域信号同步的实现

随着数字电子系统设计的快速发展,FPGA(现场可编程门阵列)在一些实际应用系统中通常包含有多个不同时钟,而系统功能实现的前提就是要完成数据在多个不同的时钟域之间进行传输,通常会产生亚稳态危害,为了较小亚稳态风险,本文分析了在跨时钟域时系统可能出现的亚稳态问题,提出了在FPGA工程设计中实现不同时钟域间的数据同步方法,对异步FIFO缓存法做了重点介绍.读写地址指针均采用了格雷码的形式,格雷码的特点是的相邻元之间每一次只有一位数据发生变化,所以系统的亚稳态风险会减小,通过Modelsim软件的仿真,验证了异步FIFO的应用可以有效的解决数据的跨时钟域传输问题.     

FPGA内部时钟系统间的FIFO数据接口

在现场可编程逻辑芯片的设计过程中，不同模块之间的数据接口，尤其是不同时钟系统的各个模块之间的数据接口是系统设计的一个关键．用异步FIFO模块来实现接口，接口双方都在自己时钟的同步下进行工作，它们之间不需要互相握手，只需跟接口FIFO模块进行交互就可以了，即向接口FIFO模块中写入数据或从FIFO模块中读出数据．用这样一个缓冲FIFO模块实现FPGA内部不同时钟系统之间的数据接口，使设计变得非常简单和容易．所用的FIFO接口是XILINX公司提供的IP核，经过充分测试和优化，系统运行稳定，占用的FPGA内部资源也非常少。     

基于FPGA的异步FIFO设计与实现

随着现代数字电路系统密度和规模的不断扩大,一个系统中通常会包含多个时钟,因此不同时钟之间的数据传输成为亟待解决的问题.而一种可靠易行的解决方案就是异步FIFO.异步FIFO需要非常严格的多时钟技术,难以作出正确的设计合成和分析.本文提出了一种利用格雷码作为读写地址计数器的异步FIFO的设计方法,有效的避免了数据在不同时钟时间传输时遇到的亚稳态问题.并给出了综合仿真结果.     

一种低功耗异步FIFO在ASIC中的设计

为解决PCI视频采集卡中跨时钟域数据准确传输的问题,提出一种低功耗的异步先进先出(First In First Out,FIFO)存储器模块的实现方案.为适应大量的视频数据猝发传输设计一种宽为36位、深为256的异步 FIFO,基于低功耗设计思想,使用格雷码地址编码以有效抑制亚稳态,增加了门控时钟电路.该模块已经过测试...     

一种无线植入式神经控制信号传输的数据编码方法

文中提出了一种新的数据编码传送方法.在外部模块用脉宽调制的方法将需要传送的数据进行编码,通过BPSK调制和解调方式传送到体内模块后使用时钟检测器、时钟分频器、脉冲宽度计数器以及脉冲逻辑判决器进行解码.这样体内模块和体外模块可以工作在不同时钟,使得电路的设计和验证大为简化.该方法已经成功应用于植入式无线神经信号获取系统的板级电路中,波形测试的结果显示了该方法的可行性.     

分布式同步的GALS片上网络及其接口设计

为了降低数据的传输延迟,提出了一种分布式同步方式实现全局异步局部同步(GALS)片上系统.该方式通过引入时钟来实现相邻网络节点之间的数据传输,使数据传输最小延迟由原来无时钟通信方式的4个线延迟减少到1个线延迟,大大降低了数据传输延迟.同时设计了支持该方式的跨时钟域接口.该接口不仅支持多路数据在同一物理链路中传输,而且允许在每个传输周期动态分配各路数据的带宽.仿真结果表明: 支持4通道和16位宽数据的接口总共占用722个ALUT(adaptive look-up table)和支持204.5 MHz的时钟速率,占用较少面积和支持较高的时钟速率.     

射频拉远系统中的时钟同步技术

针对射频拉远系统中基带控制部分和射频拉远单元之间的时钟漂移问题,提出了一种利用锁相环进行时钟同步的技术.该技术利用锁相环的特点,通过跟踪时钟漂移并对时钟信号进行预补偿来达到抵消时钟漂移的目的.分析了漂移的产生和影响以及补偿方案的可行性,设计并制作了集成在一块4层印刷电路板中的时钟同步模块.测试结果表明:加入时钟同步模块的时钟信号频率稳定度可达到1×10-12,较之无同步模块提高了4个数量级;对于10,km和100,km单程光纤链路,该方案能达到同样的效果.可见,采用该技术可以在较大的动态范围内补偿时钟漂移,从而提高时钟信号的频率稳定度.     

IEEE 1394事务层接口的设计与实现

本文设计的IEEE 1394事物层接口连接了PLB（Processor Local Bus）总线和1394链路层模块,主要实现1394事物层模块数据的发送和接收.首先对事物层接口进行系统结构设计,然后对PLB从接口、FIFO接口和主机访问寄存器接口这3个子模块分别进行逻辑设计,最后采用硬件描述语言对设计进行可综合描述,并使用软件QuestaSim进行仿真验证.该设计使事务层能够跨时钟域同链路层进行数据包的传输,并进行有效的数据位宽转换,提高传输效率.经过仿真验证,结果满足设计要求,表明IEEE 1394事物层接口能够正常发送和接收等时及异步数据包.     

用于高性能电流舵型DAC的数字校准模块

提出了一种用于14-bit 400MS/s电流舵型数字模拟转换器的数字校准模块.在校准关闭时,该模块仅作为温度计译码器进行编码转换.在校准开启时,校准开关基于一个低频校准时钟,依次对电流单元进行校准.由于使用单一频率的校准时钟会在SFDR中引入杂散尖峰,降低DAC的动态性能,所以本设计中的数字校准时钟模块采用了LFSR与CA叠加的结构,在频带上提供近似白噪声的输出控制信号.该数字模块采用SMICCMOS 0.18μm 1P6M工艺,电源电压为1.8V.研究结果表明,在200MHz下,对5MHz的输入信号,模块开启后,SFDR的提升接近18dB.可知,该模块可以大幅提高数模转换器的SFDR,可用于高性能电流舵型DAC中.     

40Gbit/s甚短距离光传输系统发送模块的设计与实现

采用Altera公司的Stratix Ⅱ GX FPGA,实现40Gbit/s甚短距离光传输系统发送模块,重点阐述了16∶12转换器芯片的设计.首先基于高速收发器设计高速接口:在接收端采用2种方法实现SFI-5接口的17路数据相位对齐;在发送端由片外时钟驱动发送锁相环,同时增加同步措施,以满足高速收发器时钟管理单元对跨时钟域数据传输的要求,保证收发器的稳定工作.在此基础上,设计出便于后续测试的转换芯片时钟网络.同时设计出基于SDH的帧同步电路、去斜移电路和16∶12映射模块,实现数据从SFI-5接口向VSR-5接口的转换;其中去斜移电路能够动态地去除512bits的斜移量.在Signaltap Ⅱ下的测试结果验证了时序的正确性,误码率也符合小于10-12的设计指标.