基于FPGA的并行FIR数字滤波器硬件实现及优化

阐述了基于有限脉冲响应数字滤波器FIR的可编程逻辑器硬件实现的优化和改进方案.介绍了FIR滤波器原理及传统线性FIR滤波器的实现结构,提出了并行FIR滤波器的结构改进思路,详细地说明了各模块具体功能的实现及采用技术,最后给出了并行FIR的拓展应用方案.     

高速FIR滤波器设计与FPGA实现

文章主要研究了基于传统的乘累加(MAC)结构的FIR滤波器设计的2种方法,在此基础上研究了一种新的基于分布式算法(DA)的FIR滤波器设计的硬件结构,分析了DA算法结构较MAC结构的优点。最后设计了一个8阶8 bits的基于DA结构的FIR低通滤波器,并在Altera FPGA上进行硬件实现。     

用高密度可编程逻辑器件实现参数化FIR滤波器

从提高FIR滤波器的处理速度出发，在传统结构的基础上导出减少乘、加次数的优化结构，并利用FLEX器件系列中的查找表LUT结构构成向量乘、加运算，提高滤波器的工作速度并节省器件资源。最后，利用Altera公司的MAX PLUSII软件进行了并、串FIR滤波器的逻辑设计，达到了硬件实现参数化FIR滤波器的目的。     

基于分布式算法FIR滤波器的FPGA设计

FIR滤波器是一种被广泛应用的基本的数字信号处理部件。针对采用常用方法设计实现FIR滤波器存在的问题,提出基于分布式算法设计并在FPGA上高效实现严格线性相位FIR滤波器的方案,通过编程仿真得到满意的结果。该方法实现FIR滤波器器件体积小、性能可靠、价格低廉、设计周期短,可作为高速数字滤波设计的较好方案。     

全加结构抽取和补偿滤波器的高效实现

针对接收机设计中使用有限冲击响应(FIR)滤波器对级联积分梳状(CIC)抽取滤波器进行补偿滤波的问题,提出了一种全加结构无乘法运算的FIR补偿滤波器实现方式.通过对FIR补偿滤波器系数的近似,将滤波器系数用与它最接近的{2n}集合中的一个数表示,将滤波器乘法运算转换为移位运算,整个补偿滤波运算仅由滤波器阶数个加法单元构成.仿真结果表明,这种采用系数近似的算法在实现高速运算的同时,可以满足对CIC抽取滤波器进行补偿滤波的要求.     

一种在FPGA上实现FIR数字滤波器的资源优化算法

针对原有在FPGA上实现高速FIR滤波器的移位加算法,进一步分析了算子调度的具体过程,讨论了在不同情况下该算法所能达到的最省资源的算子调度方案,并提出了优化的具体规则。在Xilinx spartan3系列FPGA上的实现结果表明,对于16阶固定系数FIR滤波器,相比于原有的移位加算法以及Xilinx Coregen^TM生成的同等规模的分布式算法滤波器,采用优化算法后的FIR滤波器可节省资源分别达11.7%和29.7%。     

基于FPGA的在线可重配置数字下变频器的设计与实现

研究基于现场可编程门阵列(FPGA)的在线可重配置数字下变频器,实现了根据输入信号的3个参数(中频信号频率、中频信号带宽和中频信号采样率)自动生成最优的数字下变频器(DDC)结构和DDC参数的方法. 同时实现了一种优化的FIR滤波器,与传统FIR滤波器相比,利用FIR滤波器线性相位和系数对称的性质,采用预相加的方法减少1/2的乘法运算量,实现了资源占用率和速度之间的平衡,节省FPGA资源. 实验结果表明了该方法的灵活性和有效性.      

基于Matlab与VerilogHDL的FIR滤波器设计与实现

本文设计并实现了一种基于Matlab与VerilogHDL的FIR滤波器。借助Madab强大的数值运算功能,对原始的心电波形数据进行频谱分析从而确定滤波器的抽头系数,利用FIR具有的严格线性相位、稳定性高等特性,采用加接寄存器形成并行流水结构的方式,用VerilogHDL编程实现对特定心电信号的滤波,取得较好的滤波效果。     

高阶∑△ADC的抽取滤波器的设计

通过优化和改进梳状滤波器结构,采用FIR补偿滤波器以补偿通带衰减,并合理安排硬件电路以节省面积,设计了一种高速、低功耗高阶∑△ADC中的抽取滤波器.应用Matlab进行电路仿真,该滤波器阻带衰减为-65 dB,通带纹波为±0.05 dB,过渡带为0.454fs～0.583fs.经过VerilogXL和系统验证,该滤波器完全满足∑△ADC的系统要求.     

基于FPGA的字串行FIR滤波器的实现

根据字串行算法,使用字串行加法器、字串行乘法器和延时器基本功能模块,构建了一种基于FPGA的字串行FIR滤波器.与传统的位串行方式相比,构建的字串行FIR滤波器提高了运行速度,减少了硬件消耗,可更好的协调速度与占用面积的关系.并通过几种5阶FIR滤波器实现性能的比较,得出字长N=2的字串行FIR滤波器具有最小的面积—时间积.