一种在FPGA上实现FIR数字滤波器的资源优化算法

针对原有在FPGA上实现高速FIR滤波器的移位加算法,进一步分析了算子调度的具体过程,讨论了在不同情况下该算法所能达到的最省资源的算子调度方案,并提出了优化的具体规则。在Xilinx spartan3系列FPGA上的实现结果表明,对于16阶固定系数FIR滤波器,相比于原有的移位加算法以及Xilinx Coregen^TM生成的同等规模的分布式算法滤波器,采用优化算法后的FIR滤波器可节省资源分别达11.7%和29.7%。     

高灵敏度GPS接收机捕获电路的优化与实现

基于传统的时域并行相关的能量检测技术提出一种资源优化方法, 通过两步相关法和分时共享技术进行相干积分, 对某一估计频率下的 1023 个不同的码相位进行并行处理, 在采样频率为 16. 368 MHz 的条件下所需相关器数量减少为未优化前的 1/ 102. 3。用 Verilog 硬件描述语言实现了采用优化技术的能量检测器, 给出了FPGA 实现结果和 Design Compiler 的综合结果。测试结果表明, 在预检测积分时间为 2s, C/N₀ = 21dB-Hz, 虚警概率为0. 097% 时, 捕获概率可达到90%。     

H.264/AVC编码器中6阶插值滤波器的实现

针对H.264/AVC视频编码器的系统芯片设计,提出了6阶1/2像素插值滤波器的4种具体实现结构;并且在相同的约束条件下,使用Synopsys综合工具比较了各自的实现代价,最终给出了6阶1/2像素插值滤波器的优化实现结构。     

高灵敏度GPS接收机载波跟踪环路的设计优化与实现

基于高灵敏度GPS基带信号处理器, 设计优化并实现了GPS载波跟踪环路。为了提高跟踪灵敏度, 对鉴相器的性能、环路误差、环路参数进行了分析优化, 并采用锁频环辅助锁相环结构, 同时对于需要多个乘法器、除法器的模块采用分时共享技术, 降低了资源消耗减小芯片面积。用Verilog硬件描述语言实现了所设计的载波跟踪环路, 在ModelSim中完成了RTL级代码的逻辑和功能仿真, 搭建了FPGA开发板验证平台, 并使用GPS L1波段信号源进行性能测试。测试结果表明所设计的载波跟踪环路可达到25 dB-Hz的跟踪灵敏度。单通道载波跟踪环路基于SMIC 0.18μm工艺, Design Complier的逻辑综合面积为425555μm²。