14位低功耗逐次逼近型模数转换器设计

为了克服传统逐次逼近型模数转换器(SAR ADC)精度低和能量效率低的问题,通过采用新型开关切换策略来提高SAR ADC的能量效率,采用冗余电容阵列和数字纠错技术来提高SAR ADC的精度。电路采用SMIC110nm CMOS工艺实现,并结合Cadence模拟开发套件进行后仿验证。结果表明,在工作电压为1.2 V,采样速率为1 MS/s时,输入0.301 MHz的正弦波,SAR ADC的有效位数(ENOB)达到了13.25 bits,信号噪声失真比(SNDR)为81.55 dB,功耗为181μW;所设计的SAR ADC电路的精度和功耗得到了有效改善。     

一种采用时域比较器的低功耗逐次逼近型模数转换器的设计

基于CMOS 90 nm工艺设计了一款采用时域比较器的10位逐次逼近型模数转换器（successive approximation register analog-to-digital convertor,SAR ADC）.与传统动态比较器相比,时域比较器利用差分多级电压控制型延时线将电压信号转为时间信号,并通过鉴相器鉴别相位差而得到比较器结果,减小了共模偏移对比较器的影响和静态功耗.同时,电路采用部分单调式的电容阵列电压转换过程,有效减小电容阵列总电容及其功耗.仿真结果表明,在电源电压1 V,采样率308 kS/s,信号幅度0.9 V的情况下,有效位数（ENOB）为9.45 bits,功耗为13.48 μW.      

逐次逼近型A／D转换器的实现

随着计算机技术迅猛发展,数字电路所占的比重越来越大,因而Ａ／Ｄ转换器电路也得到了越来越广泛的应用。Ａ／Ｄ转换电路能实现模拟物理量向数字量的转换,其中应用最广泛的是逐次逼进型Ａ／Ｄ转换器,它可以有宽的工作范围和８－１６比特的分辨率。     

用于植入式医疗设备的低功耗低位逐次逼近型模数转换器

针对植入式医疗设备中关键模块模数转换器(ADC)的超低功耗设计问题,以低功耗的逐次逼近型ADC为基础,提出了低位逐次逼近量化逻辑的模数转换器。量化逻辑主要用于以心电信号为代表的低活动度生物信号,在采用固定分辨率和采样率的情况下,根据信号的变化幅度调整量化次数,以达到降低功耗和压缩数据量的目的,在信号处于基线或缓变间期最少只需要3次量化就可以得到ADC转换结果。采用Global Foundry 0.18m标准CMOS工艺对该ADC进行了电路和版图设计,仿真结果显示,在1.8V的电源电压和1kHz的采样率下,ADC的有效位为9.6b,核心电路平均电流功耗为64～131nA。该低位逐次逼近模数转换器特别适合应用于植入或可穿戴医疗设备中低活动度生物信号的模数转换,在保证量化精度的同时显著降低了ADC的功耗。     

基于CMOS工艺的10位逐次逼近型模数转换器设计分析

逐次逼近型模数转换器由于性能折衷而得到了广泛的应用。其中，比较器和数模转换器的精度和速度极大地限制了整个系统的性能。因此，具有失配校准功能的比较器是逐次逼近型模数转换器的关键。设计了10bit逐次逼近型模数转换器中的比较器，对比较器的电路结构和工作原理有较详细的论述。     

ADμC814中A/D转换器的应用

ADμC814的ADC模块有与一般ADC芯片相比拟的性能,具有操作简单、可靠性高的特点,采集速率可高达200 kHz.ADμC814内集成的ADC转换模块,包含了6通道、12位、单电源A/D转换器.这些A/D转换器由基于电容DAC的常规逐次逼近转换器组成,接收的模拟输入范围为0～ VREF( 2.5 V).为用户提供片内基准、校准特性,模块内的所有部件能方便地通过3个寄存器SFR接口来设置.但是,ADμC814内集成的ADC转换模块有其特殊性,如果应用不适当,轻则影响ADC的性能,重则电路完全不能工作,甚至烧毁器件.     

基于GND采样技术的逐次逼近型模数转换器设计

针对柔性压阻式压力传感器输出信号数字化对功耗和面积的要求，设计了一款低功耗逐次逼近型（SAR）模数转换器（ADC）.电路采用了基于GND采样的单调开关切换方案降低DAC开关能耗，并使用了分段电容阵列，在进一步降低切换功耗的同时，还缩减了整体电路的面积开销.此外，电路还设计了两级预放大器来降低动态比较器的噪声和失调，采用动态元件匹配技术（DEM）来提高ADC的线性度.在 1P6M CMOS工艺下实现了该ADC的电路设计和版图绘制，芯片内核面积约，在1.8 V的电源电压下功耗为.流片测试结果显示：SAR ADC在250 kHz的采样率下以11 bit输出时，信噪失真比SNDR为65.0 dB，有效位数ENOB为10.51 bit.     

串行A/D转换器MCP3201在的数据采集系统中的应用

基于串行A/D转换器MCP3201的模拟数据采集系统具有较好的灵活性和实用性,可实现对电压、电流、温度、压力、湿度等多种电量与非电量的采集与处理。MCP3201A/D转换器为CMOS工艺,采用逐次逼近型结构,其重要特点在于高采样速度、低电压、低功耗、宽温度范围、低线性误差、SPI总线接口等。MCP3201可广范应用于电脑手写输入板触摸屏(如PDA)、数字化仪表(测量仪表)、医疗电子产品(如心率计、血糖仪、血压计)、现场数据采集(如现场巡检设备、环境监测设备)等领域。MCP3201的引脚排列如图1所示。系统设计硬件电路如图2所示。1系统设计该…     

12位低功耗RSD A/D转换器的改进设计与实现

基于冗余符号数(RSD)算法,设计了可允许单端输入的12位、低功耗RSD A/D转换器.改进的电路基于90 nm CMOS工艺实现,取得了与差分输入同样的性能,具有低功耗(20 mW)、高分辨率(12 bit)、高速(1Mb/s)和面积小(0.42 mm2)等优点.测试结果表明,微分非线性(DNL)为±1 LSB,积分...     

一种新的HOPFIELD神经网络A/D转换器

在深入分析Hopfield 神经网络A/D转换器基础上，提出了一种新的，具有严格单调下降输入-输出特性的神经元的，下三角权阵神经网络A/D转换器。并由此构造出了一种4位神经网络A/D转换器。     

高性能低功耗10 bit 100 MS/s SAR ADC

设计了一种高性能低功耗的10 bit 100 MS/s逐次逼近寄存器(SAR)模数转换器(ADC).基于优值(FOM)设计了一种数模转换器(DAC)单元电容确定法,从而实现了ADC性能和功耗之间的最优折中,得到了最小的后仿真优值为17.92 f J/步,以及与之对应的最优单元电容值1.59 f F.为了减小输入共模电压变化引起的信号敏感性失调,设计了改进的P型输入动态预放大锁存比较器,比较器采用共源共栅结构(cascode)作为P型预放大器的偏置,从而增加了预放大器的共模抑制比(CMRR).模数转换器采用1层多晶硅8层金属(1P8M)55 nm互补型金属氧化物半导体(CMOS)工艺进行了流片验证,在1.3 V电压和100 MS/s采样率的环境下进行测试,信噪失真比(SNDR)的值为59.8 d B,功耗为1.67 mW,有效电路面积仅为0.016 2 mm~2.     

低功耗13 b 107 样品/s模数转换器

描述一个基于0.6μm CM O S工艺的、低功耗的13 b,107样品/s流水线模数转换器(ADC)的设计。为了达到13 b的转换精度,在电路设计中采用了电容误差平均技术;为了实现低功耗设计,在电路设计中综合采用了运算放大器共享、输入采样保持放大器消去、按比例缩小和动态比较器等技术。在考虑工艺实现中的非理想因素的条件下,对ADC电路进行晶体管级M on te-C arlo仿真,当ADC以10MH z的采样率对1MH z的正弦输入信号进行采样转换时,在其输出得到了82 dB的非杂散动态范围,并且此时ADC模拟部分的功耗仅为11mW。     

一种具有噪声整形功能的2 bit/cycle SAR ADC的设计

基于180nm CMOS工艺,设计了一种2 bit/cycle结构的8 bit、100 MS/s逐次逼近模数转换器（SAR ADC）. 采用两个DAC电容阵列SIG_DAC、REF_DAC实现了2 bit/cycle量化,其中SIG_DAC采用上极板采样大大减少了电容数目,分裂电容式结构和优化的异步SAR逻辑提高了ADC的转换速度. 应用一种噪声整形技术,有效提高了过采样时ADC的信噪失真比（SNDR）. 在1.8 V电源电压和100 MS/s采样率条件下,未加入噪声整形时,仿真得到ADC的SNDR为46.22 dB,加入噪声整形后,过采样率为10时,仿真得到的SNDR为57.49 dB,提高了11.27 dB,ADC的有效位数提高了约1.88 bit,达到9.26 bit.      

ADC器件MAX125的功能及应用

依据一种八通道14位高速ADC器件MAX125的功能特点和工作过程,讨论了器件工作方式的选择,并给出了MAX125与8051单片机的实际应用接口电路及软件流程图。     

OFDM系统中一种改进的低复杂度自适应比特功率分配算法

针对正交频分复用(orthogonal frequency division multiplexing,OFDM)系统在进行自适应比特功率分配时存在过高复杂度的问题,提出了一种基于边缘自适应(margin adaptive,MA)准则的改进低复杂度自适应比特功率分配算法.与贪婪(Greedy)算法相比,提出的改进算法通过预分配和迭代分配2部分来降低算法的计算量.改进算法先在预分配中根据信道条件预先分配部分比特,在迭代分配中通过增大内存开销的方法减少Greedy算法中计算和比较每个子信道功率增量的次数,从而降低算法的复杂度.仿真结果表明,在相同的仿真环境下算法的自适应分配效果和Greedy算法的自适应分配效果基本一致,同时该算法和Greedy算法具有几乎相同的误比特性能.且随着子信道数量的增加,与Greedy算法相比,该算法的运行时间更短,进而说明所提出的算法具有较低的复杂度.     

一种提高流水线模数转换器速度的方法

针对电荷转移流水线模数转换器 (ADC)的结构特点 ,提出了一种增加模数转换速度而保持功耗不变的方法。该方法在流水线级电路的采样相引入一个额外的时钟相来释放要接入到前级反馈放大器的电容上的电荷 ,以此来优化反馈放大器建立过程的起点 ,从而减小最大可能的建立时间。理论分析和计算机仿真表明 :该方法对常用的电荷转移流水线结构均有效 ,但更适用于低级分辨率、低线性输入范围、低建立精度和低电容缩减系数的流水线结构。当在低线性输入范围、无电容缩减处理的 1b/级或 1.5 b/级的流水线结构中应用该方法时 ,可将 A/ D转换周期降低达 30 %。     

一种低功耗高电源抑制的时钟电路

设计了一种具有高电源抑制功能的时钟电路,电路既降低了输出时钟信号对电源扰动的敏感度,又同时实现了稳定基准电压和时钟信号双输出.     

低失真、高PSRR的D类音频功率放大器

设计了一种低失真、高电源抑制比的D类音频功率放大器.该功率放大器采用幅值为1 V,频率为300kHz且斜边失真小于0.1%的双边三角波作为载波的PWM调制方式,大大降低了D类音频功率放大器的总谐波失真度,并提高了系统的电源抑制比.仿真测试结果表明:在5V的电源电压下驱动4Ω负载,可提供2 W的额定输出功率, 且典型总谐波失真小于0.08%,在频率为217 Hz时电源抑制比可达到77 dB.在保证D类音频功率放大器高效率输出的同时,也保证了输出信号较小的失真度和较强的抗电源干扰能力.     

一种基于天线选择的比特功率分配算法

链路自适应技术根据信道环境的变化自适应地调整发射功率、调制方式等,以最大化地利用无线信道资源．为了适应3G对可变数据速率和灵活QoS的要求,结合天线选择技术、比特分配和功率分配技术的优点给出一种基于天线选择的比特和功率分配算法,基于天线选择的比特和功率分配算法在BER受限的情况下最大化数据传输速率．仿真结果表明,该算法比原算法能有效地提高数据传输速率．