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提出了一种应用于JPEG2000标准的高速MQ编解码器的VLSI架构,该架构对JPEG2000中的标准MQ编解码流程进行了优化,采用条件判断归纳化简、零检测和整体移位等方法来达到高速编解码的目的．采用3级流水线结构的MQ编解码器架构,编解码器的工作效率可以达到1bit／cycle,并且在速度与面积之间达到了很好的平衡。 相似文献
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提出了一种新型的基于Skew-tolerant Domino电路的高速加法器结构,与传统的加法器电路比较,该电路可以有效地克服时钟倾斜影响,提高时钟利用效率,降低功耗,可以广泛运用在高性能处理器中。 相似文献
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