新一代存储技术:阻变存储器

阻变存储器具有存储单元结构简单、工作速度快、功耗低、有利于提高集成密度等诸多优点,受到广泛的关注。作者论述了 RRAM 的基本结构和工作原理, 并介绍了三维集成和多值存储等 RRAM 新型技术。     

一种低时延的串行RapidIO端点设计方案

提出一种可兼容V1.3版本规范的低时延端点实现方案。 在该方案中, 输出和输入路径上的多数模块工作在直通模式以产生稳定的低时延。对于事务接口, 请求和响应可以通过不同的用户定义端口输入并共享传输路径, 而且同时发起的事务能在安全的仲裁机制下保持有序传送。为了防止无效的数据传输, 废弃的事务包将会被改进的4队列式缓冲模块撤销。对于串行物理接口, 1x/4x链路能为事务包和控制符号提供可靠的数据传送, 并实现流量控制、错误检测及恢复等关键的链路管理功能。与参考设计相比, 此方案能获得更低的传输时延和更高的数据吞吐率。此方案的功能和性能已通过FPGA平台的验证, 因此能满足下一代高速嵌入式互连的应用需求。     

新型低泄漏防闩锁ESD钳位保护电路

提出了一种新型抗静电泄放(ESD)钳位保护电路--栅控可控硅级联二极管串(gcSCR-CDS)结构.相比传统级联二极管串(CDS)结构,新结构利用插入的SCR管减小了钳位电路的泄漏电流和导通电阻,提高了电路的抗ESD能力;利用栅控的PMOS管,提高了维持电压,抑制了闩锁效应.0.35μm标准CMOS工艺流片结果表明,该结构泄漏电流为 12nA,抗ESD能力超过 8kV.     

纳米尺度超低漏电ESD电源钳位电路研究

提出一种新型超低漏电ESD电源钳位电路。该电路采用具有反馈回路的ESD瞬态检测电路, 能够减小MOS电容栅极?衬底之间电压差, 降低电路的泄漏电流, 抑制ESD泄放器件的亚阈值电流。65 nm CMOS工艺仿真结果表明, 在电路正常上电时, 泄漏电流只有24.13 nA, 比传统ESD电源钳位电路的5.42 μA降低两个数量级。     

单器件时钟负载限制竞争RAM锁存器设计

提出一种新型RAM锁存器, 通过引入并行充电支路, 可避免开关电流和充电速度之间的矛盾。与传统结构相比, 新结构不仅能提高充电速度, 而且能降低短路功耗。 此外, 新结构中时钟负载只有一个MOS管, 能有效降低时钟功耗。 Hspice仿真结果表明, 新的RAM n-锁存器和p-锁存器速度分别提高12.8%和25.5%, 功耗延迟积分别降低19.8%和26.9%。     

适用于低功耗SRAM的高速电流模式灵敏放大器

提出一种新型电流模式SRAM灵敏放大器结构。该灵敏放大器采用两级结构, 通过增加一级基于锁存器结构的高速放大电路, 能够快速感应位线的电流变化并放大为全摆幅信号, 不仅能加快求值速度, 而且电流传送器还起到隔离直流通路、减少电路直通功耗的作用。 基于1.0 V/65 nm工艺的HSPICE仿真结果显示, 与WTA灵敏放大器相比, 该灵敏放大器速度提高17%, 功耗减少86%。     

一种改进的双控制通路锁相环

提出一种改进的双控制通路锁相环结构。改进锁相环的两个控制通路有不同的压控振荡器增益。其中, 粗调节通路的压控振荡器增益较大, 用来调节锁相环的输 出频率范围; 细调节通路的压控振荡器增益较小, 用来决定环路带宽, 同时优化锁相环的抖动特性。电路芯片采用SMIC 0. 18 μm CMOS Logic 工艺加工。后仿真结果表明该锁相环的输出频率范围为600 MHz到1. 6GHz, 并有良好的抖动特性。     

一种基于位线电荷循环的低功耗SRAM阵列设计

为了降低静态随机存储器(SRAM)的动态功耗, 提出一种基于位线电荷循环的读写辅助电路的SRAM阵列。与传统设计性比, 辅助电路中转和保存了在读写操作中本该被直接泄放掉的位线电荷, 并重新用于下一个周期的位线充电。提出的SRAM存储器采用标准14 nm FinFET spice模型搭建, 电源供电电压为0.8 V。仿真结果表明, 与传统设计相比, 提出的存储阵列的功耗可以降低23％~43％, 并将SNM 和WNM至少提高25％和647.9％。     

一种适用于折叠插值型ADC的新型编码器

提出了一种新的适用于折叠插值型ADC的高速低功耗的编码器。该编码器使用异或-或算法完成码制转换,并且利用新的串并联多米诺电路来实现。另外,还提出了一种新的宽范围的误差校正和位同步方法应用于此编码器中。仿真结果表明,此种新型编码器的功耗延迟积比常用的ROM 编码器降低了约56%,而且更适用于较高位数的折叠插值型ADC中。     

适用于位交叉布局的低电压SRAM单元(英文)

提出一种9管单端SRAM单元结构,该种SRAM单元采用读写分离方式,具有较高的保持稳定性和读稳定性。该单元采用新的写操作方式,使由其组成的存储阵列中,处于"假读"状态的单元仍具有较高的稳定性,因此在布局时能够采用位交叉布局,进而采用简单的错误纠正码(ECC)方式解决由软失效引起的多比特错误问题。仿真结果显示,当电源电压为300 mV时,该种结构的静态噪声容限为100 mV,处于"假读"状态的单元静态噪声容限为70 mV。