新型低功耗320×288 IR ROIC 中列读出级的设计

介绍了320×288红外(IR)读出电路(ROIC)中列读出级的低功耗设计。采用新型的主从两级放大的列读出结构和输出总线分割技术相结合。其中主放大器完成电荷到电压的转换,从放大器完成对输出总线的驱动来满足一定的读出速度,总线分割是把320列分组来减少输出总线上的负载电容。通过spice的仿真可以发现,与传统的列读出级相比,这种新型结构的功耗由原来的47mW降到了现在的6.74mW,节省了80%以上的功耗。     

新型低功耗320×288 IR ROIC中列读出级的设计

介绍了320×288红外（IR）读出电路（ROIC）中列读出级的低功耗设计。采用新型的主从两级放大的列读出结构和输出总线分割技术相结合。其中主放大器完成电荷到电压的转换,从放大器完成对输出总线的驱动来满足一定的读出速度,总线分割是把320列分组来减少输出总线上的负载电容。通过spice的仿真可以发现,与传统的列读出级相比,这种新型结构的功耗由原来的47mW降到了现在的6.74mW,节省了80％以上的功耗。     

具备时间延迟积分的高性能线阵288×4 CMOS读出电路

描述了一种高性能CMOS线阵288×4读出电路的设计.该读出电路是一个大规模混合信号电路,集成了时间延迟积分以提高信噪比,实现了缺陷像素剔除以提高阵列的可靠性.其他特征包括积分时间可调,多级增益,双向扫描,超采样,以及内建电测试.该芯片采用1.2μm双层多晶硅双层金属CMOS工艺.测量得到的总功耗约为24mW,工作电压5V.     

一种改进的双控制通路锁相环

提出一种改进的双控制通路锁相环结构。改进锁相环的两个控制通路有不同的压控振荡器增益。其中, 粗调节通路的压控振荡器增益较大, 用来调节锁相环的输 出频率范围; 细调节通路的压控振荡器增益较小, 用来决定环路带宽, 同时优化锁相环的抖动特性。电路芯片采用SMIC 0. 18 μm CMOS Logic 工艺加工。后仿真结果表明该锁相环的输出频率范围为600 MHz到1. 6GHz, 并有良好的抖动特性。     

用于微悬臂梁红外焦平面读出电路的片上ADC设计

设计了一种用于微悬臂梁红外焦平面读出电路的片上 ADC。该 ADC 采用流水线结构实现, 采用带溢出检测的多位第一级和后级功耗逐级缩减的方案优化系统功耗, 提高线性度。该设计采用 0.35 μm 的 CMOS 工艺流片验证。测试结果表明: 5V 电源电压、10M 采样率时电路总功耗为98 mW, 微分非线性和积分非线性分别为 -0.8/0. 836 LSB 和 - 0. 9 / 1. 6 LSB; 输入频率为 1 MHz 时, SFDR 和 SNDR 分别为82 和 67 dB。     

新型低功耗320×288 IR ROIC中列读出级的设计

介绍了320×288红外（IR）读出电路（ROIC）中列读出级的低功耗设计。采用新型的主从两级放大的列读出结构和输出总线分割技术相结合。其中主放大器完成电荷到电压的转换，从放大器完成对输出总线的驱动来满足一定的读出速度，总线分割是把320列分组来减少输出总线上的负载电容。通过spice的仿真可以发现，与传统的列读出级相比，这种新型结构的功耗由原来的47mW降到了现在的6．74mW，节省了80％以上的功耗。     

新型低功耗QSBDI红外读出电路设计

提出了一种新型红外读出电路的像素结构--四像素共用BDI结构(Quad-Share Buffered Direct-Injection: QSBDI).在这种电路结构中,4个相邻的像素共用一个反馈放大器.在开关的控制下,像素可以实现积分然后读出(ITR)和积分同时读出(IWR)功能.在30 μm×30 μm的像素面积中,实现了略大于0.9 pF的电容和4.2 pC的电荷存储能力,平均功耗只有500 nW.在实现低功耗的同时,该结构使像素级的固定模式噪声(FPN)只来源于局部的失配,与整个像素阵列的失配无关,从而使得这种像素结构非常适用于大规模2-D 读出电路(Readout IC:ROIC).后续的版图设计以及后仿真也表明这种像素结构是一种非常实用的像素结构.基于该结构的128×128的测试芯片已经设计完成,将在0.5 μm工艺下进行流片测试.     

一种具有堆积抑制功能的半导体辐射探测器前端ASIC电路

提出了一种用于半导体辐射探测器读出的CMOS前端电路,该ASIC电路包含电荷灵敏放大器、跨导-电容型脉冲成形器、峰值检测/保持电路和甄别器,后两者结合一些逻辑电路实现了抑制脉冲成形器输出波形尾缘堆积的功能。该电路采用0.5μm、双硅三铝CMOS标准工艺设计,其核心模块电荷灵敏放大器和成形器经过了流片测试。仿真和测试结果验证了该电路的功能。     

对加法器CCS进位链的改进

介绍了一种对加法器CCS进位链的改进电路,并与没有进行改进的传统的CCS进位链电路进行比较。对这两种电路结构在同样的条件下用SPICE模拟。从实验结果中可以看到,4-bit的加法器单元的进位传输延迟时间缩短了34.39%,并且第4位和的传输延迟时间缩短了33.95%。