解决批量流水线调度问题的离散微粒群算法

提出了解决以makespan为目标的批量流水线调度问题的离散微粒群优化算法.该算法采用了基于工序的编码方式,设计了新的粒子生成公式,通过局部搜索来提高算法的开发能力,从而使微粒群算法可以直接应用于调度问题.仿真实验表明了上述算法的有效性.     

π-旋转LDPC码编码器的FPGA实现与分析

由于LDPC编码时生成矩阵往往不是稀疏的,因而编码器的设计较复杂.对一种性能优越、编码复杂度与码长成线性关系的π-旋转LDPC码进行研究,利用FPGA实现编码器的设计.分析编码器的硬件实现原理,应用MATLAB软件进行仿真研究.应用流水线处理方案构造硬件实现电路,用Verilog-HDL语言实现编码,给出Modelsim6.0功能仿真波形.编码仿真结果和软件计算结果相对比,除有一些逻辑延时外,功能完全相同,实现方案切实可行.     

基于改进背景预测和流水线的弱小目标检测

针对复杂背景下液体中弱小目标的检测,提出了一种基于改进背景预测和双层流水线的算法.该算法首先对单帧图像进行背景预测处理,并初始化双层流水线管道;然后对第1层流水线管道中的图像进行交叉差分并二值化,将差分后二值化的图像传送到第二层流水线管道的顶部,更新第2层流水线管道;最后采用逻辑与运算和形态学开运算去除噪声,获得真正的目标,而且应用该算法对弱小目标序列图像进行了验证.实验结果表明：与传统最大化背景预测相比,改进的最大化背景预测方法预处理时间减少了55%,且双层流水线结构算法比单层流水线结构算法在处理时间上减少了0.5s以上.     

PCIE2.0中8b/10b编码器的实现与扩展

针对用于PCIE2.0物理层的8b/10b编码器及其扩展的16b/20b编码器,设计了一种新的实现方式.将8b/10b编码分为5b/6b编码和3b/4b编码两个子模块,根据PCIE2.0协议中规定的编码表采用极性分组和卡诺图化简的方式得到子模块逻辑表达式并组合实现8b/10b编码.然后分析了由其扩展的16b/20b编码器中3种不同流水线级数的实现方式,使用Synopsys的Design Compiler工具在SMIC55 nm工艺下进行综合,在250 M时钟频率下的组合逻辑资源面积仅为223μm² ,并根据综合结果分析了流水线级数对编码器性能的影响.     

基于FPGA的卷积神经网络加速系统

以在现场可编程门阵列(FPGA)上部署卷积神经网络为背景,提出了卷积神经网络在硬件上进行并行加速的方案.主要是通过分析卷积神经网络的结构特点,对数据的存储、读取、搬移以流水式的方式进行,对卷积神经网络中的每一层内的卷积运算单元进行展开,加速乘加操作. 基于FPGA特有的并行化结构和流水线的处理方式可以很好地提升运算效率,从对ciafr-10数据集的物体分类结果看,在不损失正确率的前提下,当时钟工作在800 MHz时,相较于中端的Intel处理器,可实现4倍左右的加速.卷积神经网络通过循环展开并行处理以及多级流水线的处理方式,可以加速卷积神经网络的前向传播,适合于实际工程任务中的需要.     

基于FPGA架构的可变点FFT处理器设计与实现

通过对传统的基-4快速Fourier变换(FFT)算法进行优化, 降低基 4算法的复杂度, 使其具有基-2算法的蝶形结构. 采用优化后的基-4/2混合基算法及流水线基-2²单路延时反馈(R2²SDF)结构设计可变点FFT处理器, 并对输出结果进行功能和信号仿真验证. 结果表明, 该处理器的有效性和执行效率均表现良好.     

基于FPGA的DES/3DES加密算法高速实现的研究

本文给出了基于FPGA的DES/3DES加密算法高速实现方法,设计中都采用了全流水线的方式来实现,大大的提高了系统的工作频率,模块用硬件描述语言Verilog实现,经过功能仿真,得到正确结果,最终下载到FPGA芯片中,验证结果。     

《钢结构》教学改革探索与"流水线法"

通过十多年的土木工程专业《钢结构》教学实践,总结了“流水线法”教学实践和效果．并从教学改革,保证教学质量,提高教学效率的角度进行了探索,提出了一些教改思路以供同行讨论参考。     

设备具有恶化特性的多目标流水车间调度模型与算法

考虑到现实流水车间调度中设备具有恶化特性,针对作业处理时间是其开始时间的线性递增函数的流水车间调度问题,建立了最小化最大完成时间和总延迟时间的多目标优化模型;进而设计了一种基于分解的自适应多种群多目标遗传算法进行求解.该算法将多目标优化问题分解为多个单目标子问题,并分阶段地将这些子问题引入求解过程.在每次迭代时,根据种群在目标空间和解空间的分布情况,自适应地为当前求解的子问题分别构造子种群进行求解.通过对数值算例仿真实验,验证和分析了所提出的算法在解决该问题上能够获得较好质量和分布性的非支配解集.     

基于FPGA的Sobel边缘检测架构

本文提出了一种基于Field Programmable Gate Array(FPGA)实现的高效8-bitSobel边缘检测硬件架构,通过结构优化和引入流水线技术,不仅减少了硬件资源利用率,并且提高了系统运行的最大频率。与三种现有的Sobel边缘检测架构相比,第一种是传统的Sobel边缘检测结构,另外两种也是8-bitSobel边缘检测结构。结果表明,本文提出的8-bitSobel边缘检测结构比传统的Sobel边缘检测结构在硬件资源上减少了37.55%,运行速度上提高了14.74%.尽管与运行速度最快的8-bitSobel边缘检测结构相比在速度上降低了1.24%,但是在资源率上提高了25%。因此,本文提出的8-bitSobel边缘检测架构更适用于硬件资源有限的平台。