An adaptive pipelining scheme for H.264/AVC CABAC decoder

An adaptive pipelining scheme for H.264/AVC context-based adaptive binary arithmetic coding （CABAC） decoder for high definition （HD） applications is proposed to solve data hazard problems coming from the data dependencies in CABAC decoding process.An efficiency model of CABAC decoding pipeline is derived according to the analysis of a common pipeline.Based on that,several adaptive strategies are provided.The pipelining scheme with these strategies can be adaptive to different types of syntax elements （SEs） and the pipeline will not stall during decoding process when these strategies are adopted.In addition,the decoder proposed can fully support H.264/AVC high 4 ∶ 2 ∶ 2 profile and the experimental results show that the efficiency of decoder is much higher than other architectures with one engine.Taking both performance and cost into consideration,our design makes a good tradeoff compared with other work and it is sufficient for HD real-time decoding.     

制造业将迎来最激动人心的时代

正新技术的出现将制造业从一种由硬件和物流定义的生产活动,转变成一种由软件定义的行业。供应链的领袖企业们必须要彻底重构它们的产品制造和设计流程。目前大部分企业都没有准备好接受这个挑战。自从亨利·福特(Henry Ford)将"T型车(Model T)"送进流水线开始算起,现在是制造业最为激动人心的时刻。一波新技术革新正在出现、成熟并且将重构行业的设计和制造流程。尽管这些激动人心的机会正在     

PCIE2.0中8b/10b编码器的实现与扩展

针对用于PCIE2.0物理层的8b/10b编码器及其扩展的16b/20b编码器,设计了一种新的实现方式.将8b/10b编码分为5b/6b编码和3b/4b编码两个子模块,根据PCIE2.0协议中规定的编码表采用极性分组和卡诺图化简的方式得到子模块逻辑表达式并组合实现8b/10b编码.然后分析了由其扩展的16b/20b编码器中3种不同流水线级数的实现方式,使用Synopsys的Design Compiler工具在SMIC55 nm工艺下进行综合,在250 M时钟频率下的组合逻辑资源面积仅为223μm² ,并根据综合结果分析了流水线级数对编码器性能的影响.     

基于FPGA的卷积神经网络加速系统

以在现场可编程门阵列(FPGA)上部署卷积神经网络为背景,提出了卷积神经网络在硬件上进行并行加速的方案.主要是通过分析卷积神经网络的结构特点,对数据的存储、读取、搬移以流水式的方式进行,对卷积神经网络中的每一层内的卷积运算单元进行展开,加速乘加操作. 基于FPGA特有的并行化结构和流水线的处理方式可以很好地提升运算效率,从对ciafr-10数据集的物体分类结果看,在不损失正确率的前提下,当时钟工作在800 MHz时,相较于中端的Intel处理器,可实现4倍左右的加速.卷积神经网络通过循环展开并行处理以及多级流水线的处理方式,可以加速卷积神经网络的前向传播,适合于实际工程任务中的需要.     

基于NAND Flash的嵌入式大规模数据存储机制

为解决当前固态存储系统有效适应大规模数据高速存储的问题,以NAND Flash为存储介质,利用循环SRAM缓冲、多体存储阵列、交叉开关矩阵等技术实现了低速Flash芯片阵列构建的嵌入式高速数据存储机制.其中SRAM缓冲阵列采用了读写分组和循环管理,Flash阵列采用并行双总线架构、分组交叉编址和多级流水线技术,同时利用基于总线开关的交叉矩阵对两个阵列进行连接,提高了系统的读写带宽并增强了系统可扩展性.理论分析和仿真实验结果表明:该存储机制能够有效适用于嵌入式大规模数据的存储,对Flash读写操作的最大加速比将近20倍,具有良好的数据访问性能.     

五级流水线 RISC-V 处理器软硬件协同仿真验证

针对国内 RISC-V(Reduced Instruction Set Computer-Five)处理器领域的空白以及对处理器性能的优化问 题, 将开源 3 级流水线 RISC-V 处理器 VScale 扩展为 5 级流水线处理器。 在对比 3 级流水线和 5 级流水线的差 异的基础上, 为 5 级流水线设计了冒险检测以及旁路单元, 解决了 5 级流水线的数据相关问题, 并为该处理器 编写外设(LCD1602、 UART)控制器, 最终在 FPGA(Field-Programmable Gate Array)开发板上实现了软硬件协同 仿真。 仿真结果表明, 扩展后的处理器运行正常, 且速度比扩展前的处理器快约 30%。     

基于改进背景预测和流水线的弱小目标检测

针对复杂背景下液体中弱小目标的检测,提出了一种基于改进背景预测和双层流水线的算法.该算法首先对单帧图像进行背景预测处理,并初始化双层流水线管道;然后对第1层流水线管道中的图像进行交叉差分并二值化,将差分后二值化的图像传送到第二层流水线管道的顶部,更新第2层流水线管道;最后采用逻辑与运算和形态学开运算去除噪声,获得真正的目标,而且应用该算法对弱小目标序列图像进行了验证.实验结果表明：与传统最大化背景预测相比,改进的最大化背景预测方法预处理时间减少了55%,且双层流水线结构算法比单层流水线结构算法在处理时间上减少了0.5s以上.     

基于FPGA的三相四线制APF数字低通滤波仿真

针对三相四线制APF谐波检测中低通滤波器影响检测精度和补偿效果的问题,分析了数字低通滤波器的类型、阶数、截止频率,采样频率对APF谐波检测效果的影响,选定二阶巴特沃思数字低通滤波器。提出将FPGA用于处理谐波检测,通过改进瞬时无功功率理论的I p-Iq谐波检测方法和合适的低通滤波器配置,解决电网负载不平衡问题。仿真结果表明:采用此方法,时延仅为200ns,对基波没有影响。     

基于FPGA的准循环LDPC码低时延译码器设计

针对准循环低密度奇偶校验码(LDPC码),提出一种基于FPGA的低延时译码器硬件实现结构. 该译码器基于最小和译码算法,充分利用FPGA的RAM存储结构及流水线运算方式提高译码吞吐量,降低译码时延. 该结构适用于大部分准循环LDPC码,且译码迭代一次只需约2倍缩放因子大小的时钟数量. 与非流水线译码结构相比,在不增加资源占有率的情况下,译码时延降低到原来的1/7.      

破碎筛分设备的技术改造

介绍了对联合筛分流水线进行的技术改造，包括对振动喂料机、破碎机机座、破碎机及筛分设备的改造。该项技术改造取得了良好的经济效益