用于超宽带通信的简化RAKE接收机

针对直接序列扩频超宽带通信系统中前端电路复杂度较高的问题,设计了一种新的简化RAKE接收机。这种接收机避免在前端接收电路上对每径信号进行的模拟相关运算,将脉冲信号通过接收机做相关运算变换到低频信号之后进行数字处理,从而降低前端电路的硬件规模。论文对简化RAKE接收机的误码率性能进行了理论分析和仿真,结果表明在误码率性能相近情况下,这种简化RAKE接收机的前端硬件规模为传统RAKE接收机的1/16。     

JPEG2000 DWT变换器和EBCOT编码器的VLSI结构设计

为了进行符合新一代静止图像压缩标准 JPEG2 0 0 0的图像编码 IP核设计 ,提出了基于 JPEG2 0 0 0标准的离散小波变换器 (DWT)和优化截断的嵌入式分块编码器 (E-BCOT)的 VL SI结构。DWT采用的空间组合推举体制算法(SCL A)将基于 9/ 7滤波器的标准推举 (lifting)算法体制快速的运算量降低了 5 / 12。EBCOT采用的并行运算和动态内存控制 (DMC)结构 ,在保证编码速度的前提下 ,最大限度减小了片内小波系数缓存量和访问频率。这 2项设计均可以作为单独的 IP核应用在其他需要高速图像处理的领域 ,如远程监控、数码相机等。     

Architecture Design of Computing Intensive SoCs

Most existing system-on-chip (SoC) architectures are for microprocessor-centric designs. They are not suitable for computing intensive SoCs, which have their own configurability, extendibility, performance, and data exchange characteristics. This paper analyzes these characteristics and gives design principles for computing intensive SoCs. Three architectures suitable for different situations are compared with selection criteria given. The architectural design of a high performance network security accelerator (HPNSA) is used to elaborate on the design techniques to fully exploit the performance potential of the architectures. A behavior-level simulation system is implemented with the C++ programming language to evaluate the HPNSA performance and to obtain the optimum system design parameters. Simulations show that this architecture provides high performance data transfer.     

基于Mastrovito乘法的字串行特征二域乘法器

针对目前常用的最低字优先字串行特征二域多项式基乘法器存在冗余计算的问题,提出了一种更加高效的最低字优先字串行乘法器。首先讨论了多项式模乘和Mastrovito乘法与最高位优先和最低位优先位串行乘法之间的关系,然后根据讨论发现的结果,将Mastrovito乘法器转变为字串行的形式,推导出新的最低字优先字串行乘法器。对综合所得的门级网表的比较显示:该乘法器的面积延时积比目前常用的最低字优先字串行乘法器小6.16%,比常用的最高字优先字串行乘法器小2.69%。     

一种快速旋转器的VLSI硬件结构

计算复杂度太高极大地限制了“旋转算术”在数字信号处理领域中的应用，该文提出了快速实现Ｇｉｖｅｎｓ旋转运算的方法，与传统的Ｃｏｒｄｉｃ算法相比较，使“移位—加”运算的次数大大减少，从而为用“旋转算术”代替传统的“乘加算术”创造了条件。进一步给出了各种快速旋转运算的超大规模集成电路（ＶＬＳＩ）硬件结构，在此基础上发展出一种能够实现任意角度旋转的四级流水线快速旋转器，它可以在一类新型的使用Ｇｉｖｅｎｓ旋转序列实现各种正交变换的处理器中做为核心运算单元，使得其计算复杂度与传统的“乘加算术”可比。     

适于子采样望远镜运动估值的搜索窗存储结构

运动估值是视频压缩编码运算量最大的部分 ,与算法相应的搜索窗存储器结构设计十分重要。提出一种适于子采样望远镜快速搜索算法的存储结构。可进行大范围望远镜搜索 ,并保证处理单元流水线不空 ,无等待时间 ,具有运算效率高、带宽小等特点。已应用于单片 MPEG2 MP@ML视频实时编码器的搜索引擎设计     

一种IEEE 802.11b基带处理器的低硬件复杂度设计

为了降低基带处理器的硬件复杂度以减少系统的成本,该文提出了一种适用于IEEE 802.11b的基带处理器设计.重点描述了捕获、同步以及补偿码键控(CCK)解调方法.在捕获和同步过程中,采用了天线锁定技术,并且利用一种特殊转置结构的相关器完成了信号检测功能. CCK解调器包含快速Walsh变换(FWT)结构和符号判决单元,采用了一种新的算法和结构,降低了硬件复杂度.该芯片采用TSMC公司的0.25 μm逻辑CMOS工艺设计,等效门数为32万门,版图面积为13 mm2,仿真验证表明新的设计降低了硬件复杂度.     

具有自动振幅控制的CMOS压控振荡器

调频范围是压控振荡器的一个重要的性能指标,当调频范围增大时,振荡器的振幅会随着频率的不同而改变。为了保证压控振荡器在调频范围内振幅恒定,提出了一种新型的自动振幅控制的电路结构。自动振幅控制电路由峰值检测、比较器和低通滤波器几部分构成,自动振幅控制电路与压控振荡器组成的反馈环路控制压控振荡器的输出恒定。电路采用标准的0.35μm CM O S工艺流片并进行测试。测试结果表明:压控振荡器的调频范围为18.2MH z~24.3MH z,达到了28.7%,自动振幅控制电路保证压控振荡器的振幅变化仅为8.7%。     

使用优化的CIOS算法的模运算处理器

为以较小的面积代价实现RSA公钥密码算法及其他一些算法所需的求模、模加、模乘、模幂等运算,该文设计了一种可作为协处理器使用的模运算处理器.运算数据的长度可变,范围从256b到2 048b.采用优化的CIOS(coarselyintegrated operated scanning)算法以加快模乘的速度.充分的流水线设计使得时钟频率可达60MHz,在该工作频率下完成1 024b模幂的时间为57ms.除RAM外的核心电路仅含16 000等效门,在0.35 μm CMOS工艺条件下,包含RAM的电路总面积仅为3.31mm2.该处理器适合用于嵌入式系统,尤其是面积局限性高的系统.