三维众核片上处理器存储架构研究

三维众核片上处理器的研究近年来逐渐引起了学术界的广泛关注.三维集成电路技术可以支持将不同工艺的存储器层集成到一颗芯片上,三维众核片上处理器可以集成更大的片上缓存以及主存储器.研究三维众核片上处理器存储架构,探索了集成SRAM L2cache层,DRAM主存储器层等,对三维众核片上处理器性能的影响.从仿真结果可知,相比集成1层L2cache,集成2层L2cache的三维众核片上处理器性能最大提高了55%,平均提高34%.将DRAM主存储器集成到片上最大可以提高三维众核片上处理器80%的系统性能,平均改善34.2%.     

高性能低功耗32位浮点RISC微处理器的研究

提出了低功耗架构、片上总线预选器等新的设计思想和改进的高阶布斯算法,利用0.35μmCMOS工艺,研制成功一种低功耗、高性能32位浮点精简指令系统(RISC)微处理器.该处理器芯片内置128kb静态随机存储器,芯片面积为7mm×7mm,中断和定、浮点等指令集所有指令运行正确,32位浮点乘法运算仅需17.8ns.与传统的设计相比,该微处理器主频提高了38%,功耗下降了39%,50MHz频率下的动态功耗仅为164mW,并具有边界扫描测试功能.研制结果表明,新的设计思想和算法有效地提高了微处理器的综合性能,为嵌入式浮点RISC的研究提供了新的途径.     

基于ASIC的128点FFT处理器的设计

所研究的芯片是128点定点FFT处理器,该处理器主要应用于超宽带无线通信系统.采用一种适合于128点快速傅里叶变换(FFT)的混合基-22/2的按频率抽取算法,并在此基础上设计一种并行运算与流水线结构相结合的硬件系统.详细描述了系统状态机的设计,最终实现了一个满足时序和设计工艺要求,达到了以下指标:工作频率66 MHz,芯片面积3.54 mm2,功耗为71.6 mW的高性能的FFT的IP处理器核.     

嵌入式网关在远程视频监控中的应用研究

设计并实现了一个基于ARM微处理器的CAN/Ethernet嵌入式网关,并将其应用于远程视频监控系统中.监控前端控制摄像头采集视频数据,压缩之后通过CAN/以太网嵌入式网关实现视频数据和控制信息的远程交互.其硬件系统由集成了CAN控制器的ARM微处理器LPC2294、网卡芯片RTL8019AS以及CAN收发器组成.软件...     

一种面向多核处理器的2 GHz片上网络通信单元

提出了一种面向多核微处理器的2 GHz片上网络通信单元设计方案,通信单元能够在45 nm工艺下达到2 GHz的工作频率,流水线级数为2,最多支持8个双向通信接口,每个端口单向峰值带宽32 GBps.构建了一种16核处理器片上网络测试环境,测试结果表明：使用提出的通信单元构建的片上网络能够满足16核处理器存储系统对网络带宽的要求,在对访存优化的情况下,聚合带宽能够随着处理器核心与线程的增加而线性增加.另外,通信单元还具有可重用的特性,能够通过优化与扩展进一步应用于众核处理器片上网络.研究成果已成功应用于某国产16核高性能微处理器,片上网络实测频率达到2 GHz.     

基于ZEVIO 1020的JPEG解码设计与实现

以LSI Logic公司的双核嵌入式处理芯片ZEVIO 1020为核心,构建了一个高性能的JPEG解压缩处理系统,并根据处理器中ARM9和ZSP400的配合调用机制.该系统从SD卡中获取压缩数据,经过熵编码、反量化、IDCT变换等步骤,实现了JPEG压缩数据的快速解码.实验结果表明,所设计和实现的解码系统具有高性能、高效率、低成本的特点.     

基于ARM和DDS的行波型超声波电机驱动技术

根据行波型超声波电机的驱动特点和要求,利用最新的技术和器件,设计了一种采用2片直接频率合成(direct digital frequency synthesis,简称DDS)芯片AD9854、高性能精简指令处理器(advanced RISC machine,简称ARM)开发板S3C2410和专用功率放大芯片PA85相结合的高性能驱动系统,该系统的最大优点是实现了输出信号的频率、相位和幅度可调.实验结果表明,该系统具有精度高、灵活性和可靠性好的数字信号处理优势.     

基于WDC结构的低静态功耗Cache设计

基于片上cache占处理器芯片功耗的比重越来越大，提出了一种新的路衰减cache(Way-Decay Cache，WDC)结构．该结构通过门控Gnd技术来动态地关闭或开启部分cache路，使得cache结构可以在低功耗配置和正常配置之间切换，从而达到降低静态功耗的目的．与现有的低功耗cache结构相比，附加的逻辑少，实现简单，具有硬件的可实现性．试验结果表明，该结构可以降低cache的功耗，同时对cache整体的性能影响很小．     

深亚微米和3D背景Cache延迟设计与模拟关键技术

研究了深亚微米和3D条件下的cache访问延迟的设计和模拟技术.对不同容量、不同关联度、不同技术的cache进行了模拟.实验结果显示,深亚微米条件下,互联网络成为影响cache访问延迟的重要因素,40 nm工艺下它可占cache总访问延迟的61.1%;tag比较器的延迟对cache访问延迟的影响可达9.5%.但后者并未得到已有模型的重视.鉴于此,对已有的cache访问延迟模型进行了改进.基于3D条件下多核处理器最后一级大容量cache(L3C)的容量不断增长的趋势,eDRAM在功耗和面积上的优势使其更具吸引力.模拟结果显示,在容量为1 MB, 4 MB及大于16 MB的L3C设计下,相同容量的eDRAM cache延迟比SRAM cache小,差值为8.1%(1 MB)至53.5%(512 MB).实验结果显示,未来3D多核处理器设计中eDRAM是设计L3C的更佳选择.     

CERCIS:一种视频媒体编解码片上系统的设计实现

基于面向特定应用的可配置处理器架构及其设计方法,设计并完成了一种视频媒体编解码片上系统芯片,它具有通用数字信号处理器的柔性编程及特定目标应用时的高性能等特点。该视频编解码片上系统由编码和解码2部分组成,编码和解码部分都采用相同的媒体信号处理架构。媒体信号处理编码、解码架构中分别包含一个8发射超长指令字数字信号处理器核,还包括实现视频媒体应用的专用数据传输单元,变长编解码单元以及接口单元,可以完成H.263视频媒体编码和解码。在0.13μm工艺库下模拟验证表明,该片上系统在17MH z工作频率下可完成15帧/s QC IF图像的H.263编码,在10MH z工作频率下可完成15帧/s QC IF图像的H.263解码。     

对Cache失效问题的研究

一般来说,CPU并不直接与存储器交换数据,而是通过Cache间接进行。由平均访存时间公式和程序运行时间公式可以看出,Cache失效对于系统的性能有着很大的影响。因此,为了改进系统的性能,首先必须要找出Cache失效的特点。     

客户机/服务器下的数据缓存技术

为了在客户机，服务器网络环境下的数据库检索系统中，引用数据缓存技术改善数据检索效率，通过对现有的数据缓存系统进行分析、归纳和总结，并参照借鉴存储器缓存技术的一些理论，阐述了数据缓存技术在客户机，服务器网络环境下应用模式，系统的进行了理论归纳，给出缓存一致性问题的解决方法，实现了数据缓存技术的高效使用。     

Bloom Filter和Weighted Bloom Filter的比较与研究

Bloom filter是一个简单的空间效率极高的数据结构,用于判别一个元素是否属于某个集合.Weighted Bloom filter和Bloom filter已经被建议作为共享Web cache信息的一种方式.利用Bloom filter表示共享信息的内容,大大降低了用于存储索引的空间消耗,减少了访问延迟.因为在代理之间只需传输Bloom filter而不是完整的cache目录表.分别从理论和实践方面比较了Bloom filter和Weighted Bloom filter,结果证明Bloom filter比Weighted Bloom filter更好.     

基于IRR信息的改进ARC算法

缓存是增强计算机整体性能的一项重要技术,缓存替换算法作为核心技术尤为重要。通过深入研究多种数据访问模式下ARC(adaptive replacement cache)算法的性能,总结出ARC算法性能较差的数据访问模式及其原因。针对发现的不足提出了一种改进的缓存替换算法,该算法通过引入IRR(inter reference recency)信息,提高了弱局部性访问模式下的缓存命中率,改善了ARC算法对不同数据访问模式的适应性。仿真实验结果表明,改进后的算法提升了应对弱局部性访问模式的能力,增强了算法的灵活性。     

基于Cache网络数据的数据缓存技术研究

通过对目前数据缓存技术的分析和研究，提出和设计了一种针对于高速局域网分布式数据缓存系统，即基于Cache网的数据缓存系统。旨在进一步提高数据缓存系统的性能，通过减少网络传输时间，均衡网络负载，实现提高客户机／服务器网络系统的检索效率。其主要思想是在网络的各个节点上建立数据缓存区，并实现对这些缓存区统一调配和管理。文中对其缓存性能进行了分析，并和其它缓存系统进行了比较，从而论证了该缓存系统的有效性。     

一种流媒体代理缓存系统的研究与实现

在参考已有的流媒体代理缓存理论基础上,采用前缀缓存+补丁算法的缓存管理策略,参照流媒体服务器的工作原理,采用RTSP协议作为流传输协议,设计并实现了一种流媒体代理缓存系统.经实验测试该系统提高了系统的字节命中率,进一步减少对网络带宽资源的需求.     

基于ArcGIS Server的地图缓存技术研究

在研究基于ArcGIS Server的地图缓存技术的基础上,给出了在WebGIS开发过程中创建地图缓存的简要方法和实现技巧,并通过实例证实该技术可很好地减轻WebGIS服务器的负荷,改善客户端的用户体验.     

Web应用程序中的数据缓存技术分析

数据缓存技术是解决Web应用程序可扩展性、数据响应及时性以及减轻服务器负载、降低网络拥塞的主要手段之一.本文描述了数据缓存的体系结构,分析了几种常用数据缓存技术,并根据不同的数据缓存技术的特性给出它们的使用技巧.     

面向媒体处理可重构系统中数据缓存结构和缓存管理策略优化

研究并提出了一种基于二维访问机制的数据缓存结构(2D Cache)及其更新管理策略.该缓存结构可以在控制硬件存储开销的同时,有效提升可重构系统的数据访存效率.实验结果表明,仅需4 KB的数据缓存开销,可重构系统的访存性能提升了29.16%~35.65%,并且对于不同标准的媒体处理算法都能获得较好的优化效果,具有很好的适应性.芯片实测结果表明,采用所述数据缓存设计方案的可重构系统可以在200 MHz下满足1080p@30fps的实时解码需求,与国际同类架构相比,性能提高了1.8倍以上.     

一种面向包含式缓存的共享末级缓存管理策略

针对传统LRU替换策略无法感知包含式缓存时间局部性的问题,提出一种适用于包含式缓存的共享末级缓存(SLLC)管理策略. 通过提前将无用数据存储于一个开销较小的旁路缓存,可以避免其与复用频率较高数据对SLLC的资源竞争,同时维护了包含属性. 为进一步寻找复用性最低的数据作为替换对象,构建一种局部性检测电路,有助于将此类数据尽早驱逐出SLLC,文中提出一种统一的管理算法,受益于两种预测器的相互校准,从而达到无用块旁路和低重用块替换的目的. 实验结果表明,所提策略将SLLC缺失率平均降低21.67%,预测精度提升至72%,而硬件开销不到SLLC的1%.