快速数字电平转换电路IP核设计

基于IP核的技术设计了一种快速数字电平转换电路.采用电压-电流-电压的方式实现不同电压域的电平转换,引入单稳态延时电路和快慢速通道提高电平转换速度和降低静态功耗,并给出了与标准CMOS工艺兼容的扩展漏极高压MOS管的优化设计.仿真结果表明:在将-5～ 5V电压域的数字电平转换成0～ 12V的电压域时,其延时可低于10ns.     

一种用于低功耗、高精度ADC的采样/保持电路

提出了一种改进型两级运算跨导放大器,采用class-AB输出级,电平位移技术以及嵌套式密勒补偿技术,设计并实现了一个采样/保持电路,用于12位精度、40 MHZ转换速率的流水线模/数转换器.在输入信号19 MHz频率以及±1.2 V信号摆幅下,采样/保持电路的频谱分析结果表明,输出信号的信噪失真比达到101.7 dB,无杂散动态范围达到111.8 dB该电路采用TSMC 0.18/μmCMOS工艺,电源电压为1.8 V,功耗仅为5 mw.     

采用峰值电感电流控制的直流-直流电压转换器

针对可穿戴设备需要小型化和适应各种应用场景要求的问题,提出了一种单电感多输入多输出的升压-降压型DC-DC转换器,以采集多种能量为可穿戴设备供电。由于转换器既需要高的效率,又需要稳定的负载电压,提出了结合峰值电感电流控制策略和基于阈值变频策略的峰值电感电流脉冲频率调制技术。峰值电感电流脉冲频率调制技术根据各输入输出端口状态来改变能量传输频率,从而实现各能量源最大功率点追踪和负载端电压的调制;同时,通过控制每次能量传递时流过电感的峰值电流大小,提高转换效率并降低输出电压纹波。此外,采用两种低功耗控制策略以降低控制电路功耗:使用低供电电压为控制电路供电;令部分控制电路断续工作。采用华润上华CMOS 0.18μm工艺完成了转换器电路及版图设计,并进行了仿真验证。后仿真结果表明,在0.2～3V输入电压范围和0.001～3mW负载范围内,转换器效率能够保持在73.8%以上,控制电路功耗小于300nW。     

一种采用时域比较器的低功耗逐次逼近型模数转换器的设计

基于CMOS 90 nm工艺设计了一款采用时域比较器的10位逐次逼近型模数转换器（successive approximation register analog-to-digital convertor,SAR ADC）.与传统动态比较器相比,时域比较器利用差分多级电压控制型延时线将电压信号转为时间信号,并通过鉴相器鉴别相位差而得到比较器结果,减小了共模偏移对比较器的影响和静态功耗.同时,电路采用部分单调式的电容阵列电压转换过程,有效减小电容阵列总电容及其功耗.仿真结果表明,在电源电压1 V,采样率308 kS/s,信号幅度0.9 V的情况下,有效位数（ENOB）为9.45 bits,功耗为13.48 μW.      

一种采用标准数字单元实现的5bit 100MS/s全数字闪烁型模数转换器

设计了一种全数字实现的5bit闪烁型模数转换器,该设计的核心思想是通过差分延时链对,将输入的差分模拟信号转换为延时信号,再经过锁存器得到与相应参考电压的比较结果.该数字比较器的参考电压内置于差分延时链对,无需从外部输入.采样保持电路的开关和保持电容也使用数字库中的合适器件代替.该模数转换器完全采用标准数字单元库中的单元搭建而成,与传统实现方法相比,在功耗、面积及设计复杂度上均有了较大程度的改善.电路采用TSMC 65nm工艺设计,核心面积为0.02mm2,在采样频率为100MS/s的情况下,后仿真功耗低达0.6mW,SFDR为37.89dB,ENOB为4.55bit.     

应用于全数字锁相环中的精度可调的时间数字转换器

本文提出了一种应用于全数字锁相环中的分辨率可调的两级时间数字转换器.第一级采用缓冲器延时链结构,运用可异步重置的触发器作为采样单元;第二级采用Vernier延时链结构以提高时间分辨率.和传统的单级结构相比,两级架构可以在更低的电路面积下实现相同的测量范围,并提供更好的分辨率.为了降低工艺、电压、温度对分辨率的影响,本设计采用了电压控制的延时单元,通过调整其延时来降低分辨率的变化.本设计通过65nm工艺验证,总体面积0.06 mm2.仿真结果表明,在输入频率为1.2～1.8 GHz时,分辨率可达6.15 ps,动态范围1 260 ps,实现8 bits时间数字转换器,功耗仅2.5 mW.     

应用于全数字锁相环中的精度可调的时间数字转换器（英文）

本文提出了一种应用于全数字锁相环中的分辨率可调的两级时间数字转换器.第一级采用缓冲器延时链结构,运用可异步重置的触发器作为采样单元;第二级采用Vernier延时链结构以提高时间分辨率.和传统的单级结构相比,两级架构可以在更低的电路面积下实现相同的测量范围,并提供更好的分辨率.为了降低工艺、电压、温度对分辨率的影响,本设计采用了电压控制的延时单元,通过调整其延时来降低分辨率的变化.本设计通过65 nm工艺验证,总体面积0.06 mm2.仿真结果表明,在输入频率为1.2~1.8 GHz时,分辨率可达6.15 ps,动态范围1 260 ps,实现8 bits时间数字转换器,功耗仅2.5 mW.     

电容阵列开关时序优化在A/D转换器中的应用

欲提高逐次逼近式A／D转换器的精度，常受到内部DAC（Digital-to-Analog Converter）结构参数误差等因素的制约，同时A／D转换器的低功耗问题亦受到关注．为减小电荷分布式DAC中电容离散引入的积累梯度误差，改善输出积分线性度（INL，integral nonlinearity），引入INL bounded算法对实际工艺条件下的DAC电容阵列的导通时序进行了优化．通过引入预增益级和Latch级，改进了内部比较器的结构，降低了静态功耗，提高了转换精度和工艺的可靠性．仿真结果表明，设计ADC的分辨率可达14bit，其1NL提高2倍以上，功耗8．25mW．该设计可利用0．6μm2P2M标准的CMOS工艺实现．     

一种实现末位校正的Pipelined ADC设计

设计了一个基于CSMC 0.5um 2P3M CMOS工艺的Pipelined ADC 。改进了末位量化的算法,通过对最低位的输出进行校正来消除误码,提高转换的精度。并优化设计了全电路的OTA模块,在增加一级单元的情况下,控制功耗为75mW。在3.3V电压供电的情况下,可以处理2V范围的输入电压,无杂散动态范围（SFDR）达到67.1dB。     

一种基于四NOMS管升/降压DC-DC转换器的设计

为提高电池能量的利用率,减小芯片体积,外围电路简易,设计了一种集成四NMOS功率管的升降压DC-DC转换器。该电路根据输入与输出电压的关系和负载大小,采用不同的工作模式,利用充电泵电路完成高端功率管驱动及延时检测实现短路保护,并在0.5BCD工艺下完成。通过仿真验证了该系统的可行性,转换效率可达、以及宽输入范围下提供稳定的输出电压。     

与频率无关的压控精密相移器

本文提出了一种压控精密相移器。设定相移的调整范围从１４°￣１６０°连续可调。在４５Ｈｚ￣６０Ｈｚ的频率范围内相移位变化小于０．５°，该电践输入信号电压范围是１４０ｍＶ￣５Ｖ，它已成功的用于电力系统的测量仪表中，本文介绍了电路工作原理，电路结构和实验结果。     

一种高性能的BiCMOS带隙基准电压源

提出了一种新颖的利用负反馈环路以及RC滤波器提高电源抑制比的高精密CMOS带隙基准电压源．采用上海贝岭的1．2μm BiCMOS工艺进行设计和仿真,spectre模拟表明该电路具有较高的精度和稳定性,带隙基准的输出电压为1．254V,在2．7V-5．5V电源电压范围内基准随输人电压的最大偏移为0．012mV,基准的最大静态电流约为11．27μA;当温度-40℃-120℃范围内,基准温度系数为1mV;在电源电压为3．6V时,基准的总电流约为10．6μA,功耗约为38．16μW;并且基准在低频时具有100dB以上的电源电压抑制比（PSRR）,基准的输出启动时间约为39μs．     

一种具有零稳态电流的新型上电复位电路

为实现具有超低功耗且稳定可靠的上电复位电压输出,提出了基于电平检测的具有零稳态电流的新型上电复位电路,该电路由电平检测电路、状态锁存电路和欠压检测电路组成,通过在上电复位之后切断电平检测电路的电源实现复位稳定后的零稳态电流,其输出复位电压的状态由状态锁存电路锁存.该电路采用0.18μm Bi-CMOS工艺设计,电源电压为1.8 V.Cadence Spectre的仿真结果表明,该电路在上电复位结束后的稳态仅有数纳安的漏电流,起拉电压和欠压检测电压受温度影响很小,因而适用于集成到超大规模片上系统(SoC)芯片中.     

改进型低纹波Cockcroft-Walton倍压电路及其特性研究

多级倍压整流器倍压纹波和电压跌落分别受级数次方的影响,在级数增加的情况下会明显增加。在最低级数2倍压电路的基础上,采用移相和反相叠加实现2N倍压电路。使用三相组式变压器输出绕组三相独立连接直流二倍压电路,通过并联输入、串联输出实现6脉周期性叠加,构建12倍压电路。通过叠加,大幅度削弱了脉动的幅度。对纹波和电压跌落进行了理论分析和估算,并与经典型和对称型Cockcroft-Walton多级倍压电路进行比较。结果表明,该电路可以显著减小电压纹波和电压跌落,并明显缩短了输出电压稳态建立的时间。     

新型高频高线性CMOS跨导线性电流模乘/除法器设计

针对传统CMOS电流乘除法器存在线性度不高、工作频率低等缺点,提出一种以平方根电路、平方/除法器电路为核心的基于MOS管跨导线性原理的新型高频高线性CMOS电流模乘/除法器。在TSMC0.35μm CMOS集成工艺下进行HSPICE仿真测试表明:该电路在3V电源电压下,-3dB带宽可达到35.1MHz,电源静态功耗为202.68μW,输出电流为0～25.1μA,非线性误差为0.85%,总谐波失真为0.14%。本文提出的乘除法器电路与Tanno、Lopez等提出的基于跨导线性原理的乘除法器电路相比,优点在于-3dB带宽提高了,功耗降低了,电源电压降低了,线性度提高了,精度提高了,并且采用了相对更先进的0.35μmCMOS工艺,可缩小芯片面积,节约成本。     

高线性度大摆幅56 Gbit/s PAM4驱动电路设计

面向高速串行接口发送端应用,设计了具有二阶去加重均衡功能的高线性度大摆幅四电平脉冲幅度调制（4 pulse amplitude modulation,PAM4）电压模驱动电路。采用查表的方式对信道损耗进行灵活补偿;在输出端并联两个电阻解决传统电压模驱动电路设计中线性度较低的问题;采用反相器堆叠的推挽式结构实现了高输出摆幅;提出一种新型电平转移电路,解决了连续0或1数字码产生的直流电平漂移问题。仿真结果表明,驱动电路的电平失配率为97.9%,去加重均衡实现6.6 dB、13 dB和19.6 dB三种去加重级数,差分输出摆幅为2 V,功耗效率为2.3 mW/（Gbit/s）。     

一千瓦零电压软开关高功率因数变换器

提出了一种零电压软开关高功率因数变换器电路.主电路采用准谐振PWM-Boost软开关拓扑结构,控制电路采用平均电流控制技术和软开关控制技术相结合的形式.文中分析了该电路的工作原理,给出了电路参数归一化曲线及设计指导.实验结果表明,该电路在整个输入电压范围内都能保持软开关特性,达到了高功率因数和高效率的目的.在输入电压为220 V,工作频率为65 kH z,电路输出功率为1 000 W时,实测工作效率为95.3%;经对入端电流频谱分析、计算,功率因数达到0.998 8.     

基于能耗平衡原理的引信模拟自毁电路

针对引信模拟自毁电路低压失效问题,提出了一种基于能耗平衡原理的分立式元件自毁电路改进方案.通过严格控制比较器输入端的电压值,实现发火电容在低电压充电情况下顺利储能;建立电路能耗数学模型,精确设计了自毁时间;采用蒙特卡洛方法,分析了元器件容差对电路特性的影响.仿真计算表明,该方案可将欠压发火阈值降低至4.5V,自毁时间相对误差不超过1%,电路可在5.5~15.0V电压范围内可靠作用.      

具有预启动、防闩锁功能的1.33倍新型电荷泵设计

设计了一种基于外接泵电容的1.33倍新型电荷泵电路.电路采用了预启动和衬底电位选择结构,并利用三相时钟信号方式控制电荷泵的工作状态.采用0.5μmCMOS工艺模型利用Cadence的Specter工具进行了仿真.结果表明：所设计的电路提高了芯片的启动速度,有效防止了闩锁现象的产生;在典型的3.3 V输入电压下,电荷泵效率为93.25%.与传统电荷泵相比优势在于输出电压低,有效地降低了无用功耗.1.33倍电荷泵必将具有广泛地应用前景.     

基于0.35 μm CMOS的高性能LDO稳压器设计

为降低芯片负载波动及电源干扰对系统输出的影响,以提高芯片性能,基于0.35 μm CMOS(Complementary Metal Oxide Semiconductor)工艺,采用Cadence设计了高性能的无片外电容低压差(LDO:Low Drop-Out) 线性稳压器集成电路,给出了负载瞬态响应增强网络以及电源干扰抑制增强网络的设计方案并进行了仿真实验。实验结果表明,电路具有良好的线性调整率和负载调整率,各项性能指标均符合行业标准,系统在3～5 V的输入电压范围内,稳定的输出电压为2.8 V,电源抑制比在高频1 MHz时达到-46dB,负载变化引起的输出电压过冲小于55 mV。