基于内外两级并行的多通道闪存存储系统设计

针对单片闪存存取速率低、存储容量小的问题,根据对NAND型闪存存取带宽影响因素的分析,提出了一种多通道闪存存储系统结构,同时采用通道间流水和通道内交织两级并行访问方法提高存储系统吞吐量,推导出了通道内外并行多通道存储系统的存取带宽计算公式. 此外,通过给出的系统并行加速比公式,对影响系统并行加速性能的原因进行了分析. 设计和实现了以该系统模型为核心的多通道闪存存储模块,验证了两级并行方法的可行性和有效性.      

关于NAND闪存损耗均衡算法的优化

为了改善NAND闪存不耐擦写的特性,本文对传统的损耗均衡算法(HWL算法)进行优化,主要包括触发机制的优化和将现有的静态损耗均衡与动态损耗均衡策略相结合的优化策略.最后根据需求设计了评估损耗均衡算法效果的测试实验.结果表明:与当前算法相比,本优化算法展现了良好的磨损均衡效果,解决了NAND闪存不耐擦写的缺陷.     

损耗均衡算法在Flash管理中的应用研究

简要介绍了Flash存储器的物理结构特点。主要论述了实现损耗均衡在Fat闪存文件系统的必要性,以及根据闪存的物理结构特点,在进行垃圾回收时设计损耗均衡的算法,根据区块数据的更新频率不同分别设计了动态损耗均衡算法和静态损耗均衡算法。     

NAND闪存物理特征测试平台设计

设计了基于现场可编程门阵列(FPGA)的快速、准确且可扩展的自动化闪存测试平台,测试平台由主机图形用户界面(GUI)、FPGA控制器和NAND闪存子板组成,通过更换测试座可以适配不同封装和不同类型的NAND闪存芯片,一个FPGA控制器可同时完成8块闪存芯片测试.实验结果表明:当编程/擦除(P/E)操作重复100次时,16 MiB的多层单元闪存(MLC)块测试时间为146 s,8个闪存芯片块的测试时间为188 s.对于常见的闪存芯片,1 d内可完成一个闪存块的耐力测试.原始错误比特数、擦除时间和编程时间随着闪存寿命有规律地变化,读取时间与闪存寿命无明显关系.测试结果符合闪存原理特性,表明测试平台快速有效且并行性高.     

一种支持FAT文件系统的Flash转换层设计

针对Nand Flash先擦除后写入,block为最小擦除单位,page为最小读写单位,文档分配表文件（file allocation table,FAT）系统不能直接应用于Nand Flash的特点,提出一种基于缓存机制的应用于FAT文件系统的Flash转换层,设计一种逻辑块和物理块的映射机制处理Nand Flash的坏块;应用一种缓冲机制来提高系统读写速度,减少Flash存储块的擦除次数;应用循环冗余码校验算法(cyclical redundancy check,CRC)来改善Flash的负载平衡。本系统的闪存转换层（flash translation layer,FTL）有效地处理了Nand Flash的硬件限制,延长Flash的寿命。     

基于DSP的多通道超声波连续测厚系统的研究

为解决静态超声波测厚仪逐点间断测量带来高漏检率的问题,研究了水耦合多通道超声波连续测厚系统.该系统采用被检测物分区的思想,将被测物表面分为N个区,每个区覆盖被测物的1/N,每个分区内有M个探头并行排列、串行触发,而N个分区之间并行触发,各分区独立检测,该方法克服了静态超声波测厚电路中,检测速度和测量精度的矛盾,使系统的检测速度提高.系统采用主分量分析的方法对厚度信号进行特征提取,减少了运算的数据量,并可以识别缺陷的类型.采用多个DSP（Digital Signal Processor）对各分区信号并行处理,满足对壁厚测量的实时性,提高了系统的检测能力,并能满足对管道厚度的精密测量.     

基于块更新序号的NAND闪存垃圾回收算法

传统NAND闪存垃圾回收算法的管理粒度为块,后续逐渐发展为基于页管理,以更大的内存消耗为代价来提高对数据热度判断的准确度。针对现有算法中存在的不足,提出了一种基于块更新序号的NAND闪存垃圾回收算法。该算法将管理粒度重新定位到块上,定义块的更新序号,提出新的基于动态阈值分段处理的数据热度计算方法以进行更有效的冷热分离,同时回收块选择策略采用新的代价函数以兼顾回收效率与磨损均衡。实验结果表明,提出算法在减少系统内存消耗的同时,获得了比GR、CB、CAT、FaGC、LRGC和LRGC+算法更好的垃圾回收效率和磨损均衡效果。     

一种基于进程迁移的自适应双阈值动态负载平衡系统

为了实现机群系统内负载的均衡分布 ,提高资源利用率和系统的吞吐率 ,论文设计并实现了基于并行虚拟机环境的可迁移动态负载平衡系统。该系统采用集中式任务调度 ,定义了负载向量的计算方法 ,同时设计了“自适应双阈值算法”实时监测系统下各结点的负载信息 ,并实现了同构机群系统下进程的动态迁移。该算法有效保证了负载信息的及时性和准确性 ,避免了进程迁移的颠簸现象。实验结果表明 ,由于采用了自适应算法 ,本系统额外开销较小 ,能有效改善动态任务的分配和调度 ,提高系统的并行运行性能。     

基于日志的闪存文件系统的设计

日志文件系统的主要设计思想是跟踪文件系统的变化,在日志节点中记录对文件所作的修改信息.FAT、JFFS、YAFFS等文件系统由于擦写频率过高,对闪存储介质的某些块造成较大的负担从而导致存芯片失效.文章设计的基于日志的闪存文件系统对存取采用的是追加模式,能很好地均衡读写频率,将该系统应用于嵌入式GIS系统,取得较好的效果,但在效率上还有待提高.     

基于计算机声卡的多通道数据采集系统

运用LabVIEW开发系统，在配置有4块声卡的计算机上，实现了同时进行了4个通道的并行数据采集，解决了在同一时间坐标中显示多个具有独立时钟的波形问题，从而构成了一个多通道数据采集系统。实验结果表明：该系统能够正确采集声卡设计频率范围内的信号，可用于在该频段需要数据采集与一般分析的领域。     

一种基于NAND FLASH的FAT文件系统的研究与实现

在研究NAND FLASH结构及特性的基础上,对NAND FLASH之上的FAT文件系统的实现进行了探讨,并运用了磨损均衡算法及坏块管理机制以延长FLASH的稳定性和使用寿命．实验结果表明,该系统具有较强的可靠性,所采用的磨损均衡算法及坏块管理机制简便有效．     

Yaffs2文件系统中NAND Flash块选择策略的改进

针对Yaffs2文件系统中块选择策略引起的Nand Flash磨损均衡方面的缺陷,引入文件更新和块回收热度计算,将不同热度的文件分离到对应热度的物理块中,来改进空闲块选择策略.同时引入分散度和磨损度判断机制,通过在不同情况下选择最有效的回收块选择策略进行垃圾回收,以提高磨损均衡效果.实验使用QEMU搭建嵌入式Linux仿真环境,从垃圾回收页拷贝次数、块总擦除次数、块最大擦除次数、块擦除次数最大差值、块擦除次数标准差等方面进行性能比较.仿真实验结果表明,改进策略能大大提高Yaffs2垃圾回收效率,并能有效提升磨损均衡效果,延长Nand Flash设备的使用寿命.     

一种基于MLC SSD的异质感知的ECC设计方法

已有研究发现,同一闪存芯片上的页面在性能、可靠性和持久性方面都存在很大差异.这种页面之间的异质性结构为设计和实现固态盘提供了新的探索空间.该文利用这种异质性结构来设计灵活的纠错码(ECC)从而提高固态盘的性能并延长其寿命.实验结果表明,采用异质感知的ECC方案可以获得大约50%的性能改进和线性的寿命增长.     

Dual-FTL:一种基于MLC/SLC双模闪存芯片的闪存转换层

为了解决多级单元(MLC)闪存相对于单级单元(SLC)闪存写入性能低和擦除寿命短的问题,提出了一种基于MLC/SLC双模闪存存储芯片的闪存转换层Dual-FTL.利用MLC/SLC双模闪存芯片的双烧写模式,Dual-FTL将闪存空间分为容纳热数据的小容量SLC区域和容纳冷数据的大容量MLC区域.同时,Dual-FTL提出了识别数据冷热度的方法,并可以根据负载变化动态调整策略参数.实验结果表明,Dual-FTL可以让MLC/SLC双模闪存在一半的比特成本下提供和SLC闪存相似的性能和使用寿命.     

基于日志的闪存文件系统设计与实现

分析了嵌入式存储设备和文件系统的研究现状与存在问题,阐述了日志文件系统的基本原理,在此基础上设计了一个嵌入式Linux平台下适用于NAND芯片的日志文件系统,并对其主要数据结构和算法进行实现.通过描述该文件系统各模块接口、节点结构以及负载平衡和垃圾收集算法,显示出该系统相比其他同类产品具有存取速度快、芯片使用寿命长和稳定性高等优点.     

基于FPGA的PCIe SSD设计与实现

为满足大数据时代数据密集型应用日益增长的存储需求,设计与实现了一个高性能固态盘原型系统。该固态盘以闪存为存储介质,与主机通过PCIe接口进行通信,主控逻辑基于FPGA实现。在FPGA内部实现了PCIe接口模块、缓存控制器、闪存转换层和闪存控制器。介绍了PCIe接口、闪存转换层和闪存同步控制器等模块的设计与实现。测试结果表明,该固态盘原型系统写带宽达到2.6GB/s,读带宽达到2.93GB/s,读写IOPS(input/output operations per second)达到300 000,能够满足高带宽高吞吐率的存储需求。     

Hybrid hard-/soft-decision LDPC decoding strategy for NAND flash memory

This paper concerns a decoding strategy to improve the throughput in NAND flash memory using low- density parity-check （LDPC） codes. As the reliability of NAND flash memory continues degrading, conventional error correction codes have become increasingly inadequate. LDPC code is highly desirable, due to its powerful correction strength. However, in order to maximize the correction strength, LDPC codes demand fine-grained memory sensing, leading to a significant read latency penalty. To address the drawbacks caused by soft-decision LDPC decoding, this paper proposes a hybrid hard-/soft-decision LDPC decoding strategy. Simulation results show that the proposed approach could reduce the read latency penalty and hence improve the decoding throughput up to 30 %, especially in early lifetime of NAND flash memory, compared with the conventional decoding with equivalent area.