门级故障到寄存器传输级故障的映射

以一组 74系列集成电路产品和ISCAS85基准电路为例 ,研究了基本寄存器传输级 (RTL)元件的门级单故障到RTL故障的映射关系 .结果表明 :①对大多数电路来说 ,仅考虑电路的单个原始输出端出错将无法达到所希望的门级故障覆盖率 ;②RTL电路的实现不宜包含异或门、与或非门 (AOI)和或与非门 (OAI) ;③在选择差错模型时 ,不同功能的RTL电路需要同时考虑的差错数是不相同的 ,功能相同但仅局部逻辑结构有差别的RTL电路可以考虑相同数目的差错 .这些结论为研究超大规模集成电路的测试、容错设计与验证 ,以及基于故障注入的系统性能评估等技术提供重要依据 .     

基于RTL级的数字电路功耗分析

研究从RTL级分析数字电路的功耗。应用信息论中熵的概念计算由VHDL描述中抽象出的电路模型的功耗,并考虑输出之间的相关。分别对单输出和多输出情况进行了分析,最后得到一个考虑相关的近似功耗估算公式,将熵与电路功耗结合起来能够比较精确地估算电路功耗。     

EDA技术中的硬件描述语言——Verilog HDL

电子设计自动化 (EDA)的关键技术之一是要求采用形式化方法来描述数字系统的硬件电路 ,VerilogHDL是目前功能最强大的EDA硬件描述语言之一 ,本文在介绍VerilogHDL语法结构的基础上 ,结合电路实例进一步阐述VerilogHDL易学、简洁、灵活、高效的编程风格     

γ编码器在IC测试向量压缩中的应用

介绍了一种基于γ编码的IC测试向量集的压缩和解压缩方法,通过对自拟测试向量和ISCASBenchmark的测试向量的压缩分析,发现γ编码在压缩测试向量时有较高的压缩率。还给出了γ编码的压缩代码和解码器的VerilogHDL语言描述和RTL级电路图。     

TMS320F206 DSP的以太网接口设计

介绍以太网控制器RTL8019AS的主要特点，给出了利用RTL8019AS实现TMS320F206 DSP与以太网互连的接口电路，接口方式为跳线模式，通过该接口可实现DSP与以太局域间网的连接。     

Verilog HDL与SystemC的语法等效性

针对电子系统设计中使用不同语言制约设计效率的问题,研究了SystemC2.0与VerilogHDL的语法在基本语法结构、时间模型、等待和事件模型、调度模型等方面的等效性,得出如下结论:对于门级以上级别的描述,所有的VerilogHDL的描述总可以在SystemC中找到对应描述;开发EDA设计工具,实现从VerilogHDL描述的知识产权自动转换到SystemC描述是可行的.     

基于AMBA总线的SPI可复用模块的设计与验证

本文主要是以VerilogHDL语言为平台,对基于AMBA总线的SPI接口的进行RTL（Register Transfer Level）设计,并在EDA（Electronic Design Automatical）台上对其进行功能的验证和仿真,验证了SPI可复用技术在现代集成电路中的应用越来越多。     

基于FPGA的高速数据采集系统的电路设计

传统的高速数据采集系统设计方法是利用单片机和硬件FIFO对信号进行采集,但这种系统控制单一,且不易升级。FPGA电路逻辑关系清晰,芯片时延性小、速度快,且可用VHDL或VerilogHDL来描述其内部逻辑电路,便于修改和升级。如果在高速数据采集系统中采用FPGA控制器,将会极大地提高系统的稳定性与可靠性。本文设计了一个基于FPGA的高速数据采集系统,对其硬件电路部分进行了设计。     

嵌入式系统外围接口电路的复杂可编程逻辑器件实现

为简化PCB布板。增强系统功能，提高系统的速度、抗干扰性、可靠性．提出一种用Altera公司CPLD芯片EPM7128S实现MCU外围接口电路的方法．在环境监测仪的MCU外围接口电路中．根据其功能结构与宏单元特点。利用VerilogHDL硬件描述语言和MAXplus-Ⅱ设计工具软件．在单片CPLD上设计了MCU与A／D转换芯片、FlashMemory、LCD及键盘4个模块的接口电路．对各个模块进行了编译、综合和仿真．实验表明．在一片CPLD芯片EPM7128S上。可实现多种接口功能．简化接口硬件连接．提高译码速度，编程方便灵活．     

电流模电路及其应用

通过对各个电流模单元电路及其原理的介绍,描述了一种新的电子电路分析方法。该方法可以利用跨导线性电路、电流镜、电流传输器、开关电流电路等单元电路来分析常用电子电路。     

RTL级符号模拟系统

给出了一组从Verilog HDL到可符号执行代码的转换规则,并且提出了ProcessQueue机制。通过运用符号模拟的方法和二叉决策图技术,给出了一个RTL级的符号模拟系统的实现方法。本系统能够有效地对RTL级Verilog算法进行符号模拟,并且支持带有时间延迟的If结构的符号模拟。     

AVS视频标准熵解码器VLD电路的设计与验证

基于AVS视频标准,分析了指数哥伦布算法,提出了VLD模块的硬件架构,用自定义指令实现对VLD的解码控制,用Verilog HDL进行了RTL级设计,并利用rm52j标准代码构建了C参考模型,实现了对硬件设计的验证.实验结果显示,设计的VLD模块能够满足AVS标准熵解码器的要求.     

可综合的Verilog HDL语法现象与硬件实现的对应

讨论了可综合的Ｖｅｒｉｌｏｇ ＨＤＬ（Ｈｅｒｉｌｏｇ Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）中的数据类型、运算符、表达式、ＣＡＳＥ、ＩＦ－ＥＬＳＥ等语法现象到硬件逻辑功能部件实现时的映射关系。介绍了一种由Ａｌｗａｙｓ＠（ｃｌｏｃｋ ｅｖｅｎｔ）块和块内的ＣＡＳＥ、ＩＦ－ＥＬＳＥ等语句所组成的描述同步时序电路的程序结构到用硬件实现时的一种模型。     

一种Verilog的操作语义

用形式化的方法描述了硬件描述语言Verilog的语法和语义,建立了一个Verilog的操作语义模型。分别用二元组和四元组描述Verilog非并发和并发成分的状态,刻画了不同语句的状态转换规则,并用实例描述了并发程序的执行过程,证明了该操作语义模型的正确性。     

Verilog RTL模型

VLSI集成电路芯片测试技术正在向高层次测试推进，针对Verilog硬件描述语言，提出了一种在寄存器传输级（register transfer level,RTL)上的电路模型VRM，该模型着重于实际应用，可输出文本格式文件，便于开发实用的RTL级故障模拟和RTL级测试生成等软件。基于该模型。还实现了一个简单的RTL逻辑模拟程序以验证VRM模型的可行性。     

基于Verilog HDL语言描述的卷积码编码器的设计

卷积码作为一种性能优良的差错控制编码,在通信系统中有着广泛的应用。本文在介绍卷积码原理和描述方式的基础上,以1/2卷积码为例重点详细阐述了基于Verilog HDL的卷积码的编器的设计。     

用Verilog HDL开发生物芯片的探讨

为了降低生物芯片的制作成本，使其能批量生产，可采用一种优秀的硬件描述语言Verilong HDL进行开发．用Verilog HDL开发生物芯片，根据自身的设计思路形式化抽象表示电路的结构和行为能提高电路设计效率、缩短芯片制作周期、降低芯片的制作成本，并为大规模批量生产提供有利的条件，因此用Verilog HDL开发生物芯片具有良好的发展前景．     

基于FPGA的VGA图像控制器的设计与实现

VGA（视频图形阵列）作为一种标准的显示接口得到广泛应用。依据VGA显示原理,利用Verilog HDL作为逻辑描述手段,设计了一种基于现场可编程器件FPGA的VGA接口控制器。与传统设计相比,增加了光标处理器,便于与嵌入式系统扩展。在使用FPGA的嵌入式系统中能代替VGA的专用显示芯片,节约硬件成本,节省计算机处理过程,加快数据处理速度。     

异步FIFO设计

为了解决数字系统中多个时钟不协调的问题,采用可编程逻辑器件为平台设计了一款异步先进先出的数据缓存器,通过使用格雷码编码方式使得亚稳态发生的概率降到最低,最后使用Verilog HDL硬件描述语言在QuartusⅡ软件中仿真验证.