基于自适应HereBoy算法的电路进化设计实验研究

针对电路进化设计演化后期种群收敛速度放慢等问题,采用自适应Here Boy算法,融入遗传算法的群体概念,研究自适应因子在进化算法中对演化收敛速度的影响。运用类神经网络的电路模型和矩阵编码方法对组合电路进行编码,建立了电路编码到电路功能的映射关系,采用外部进化方式进行电路适应度值评估,引入自适应遗传算子提高算法收敛速度和种群多样性。二位二进制乘法器电路的进化结果表明,该方法较传统Here Boy算法在电路进化设计进程中电路平均演化代数及演化时间明显减小,在进化后期,随着种群演化代数增加适应度值平均涨幅提高。     

用于虚拟可重构结构的随机数产生算法研究

为了提高虚拟可重构结构中演化算法的性能,研究随机数质量对算法收敛速度的影响.对比测试了四种不同的随机数产生方法:线性反馈移位寄存器、多重线性反馈移位寄存器、细胞自动机和多重细胞自动机.通过演化2-bit乘法器、2-bit加法器和4-bit奇偶校验函数,对比了4种随机数产生算法的性能.实验结果表明,LFSR算法的性能在演化成功率、演化速度上优于其他随机数产生算法.     

在内部演化硬件中实现自适应变异参数控制

为了在演化过程中优化演化算法性能和避免花费大量时间在演化算法的参数设定中,设计了一种新颖的基于硬件实现的自适应变异比率控制方法.为了实现自适应特性,变异比率控制参数也被编码到染色体中作为附加的基因经历演化操作.本方法的有效性将通过和传统的采用固定变异比率的演化算法在演化4-bit偶校验函数(even-parity function),2-bit乘法器和3-bit乘法器的对比实验中进行证明.实验平台建立在一个完全FPGA实现的内部演化硬件上,它的设计思想来源于笛卡尔遗传程序(Cartesian Genetic Programming).在所有实验中,基于自适应变异比率控制的演化算法的性能明显优于传统的采用固定变异比率的遗传算法.     

基于Microblaze的组合电路在片进化设计

虚拟可重构(VRC)电路的配置耗时问题一直是数字型演化硬件研究中的难点。为此,本文对组合电路的演化模型做了改进,提出了专门针对组合电路演化的虚拟可重构并行配置平台。讨论了在此平台上演化组合电路的方法,并在Xilinx Virtex-5(XC5VLX110T)开发板上成功实现了2×2乘法器。基于并行配置的方法,显著提高了演化速度。为了确保演化单元对外部电路不影响,提出了基于Microblaze核的内程序模拟进化和对VRC单元高速实时配置进化方法,并对此进行了详细的讨论。     

基于多目标基因表达式编程的电路演化算法

为提高电路演化的效率和成功率,对电路设计中涉及的多个目标进行了定义与量化,并针对多目标优化问题,在基因表达式编程(GEP:Gene Expression Programming)的基础上,提出了基于多目标基因表达式编程的电路演化算法(MGEP:Multi-Objective Gene Expression Progra...     

基于多样化进化策略的基因表达式编程算法

针对传统GEP(Gene Expression Programming )算法的未成熟收敛以及陷入局部最优问题,提出一种基于多样化进化策略的基因表达式编程算法(DS-GEP:Gene Expression Programming based on diversified development strategy)。该算法通过基因空间均匀分布策略,自适应地交叉和变异算子以及淘汰算子等方法,对种群给予不同的进化策略,以保持种群的多样性,从而增强算法的寻优能力。通过对函数挖掘的实验证明,多样化进化策略各个部分均对改善挖掘效率发挥了作用,提高了DS-GEP函数挖掘算法的成功率。与传统GEP算法相比较,该算法的平均成功进化代数缩短了11%,成功进化时间缩短了8%,进化成功率提高了20%。     

双字节Booth乘法器的优化设计

在分析改进Booth算法双字节(16bit)乘法器的基础上,提出一种并行的乘法器结构,并且在最后的快速进位链中运用了新的设计,提高了乘法器的速度,相对于传统的结构减少了一位全加器的数量,达到减小电路规模和芯片面积,降低乘法器功耗的目的。     

基于冗余算法和跳跃式结构的54位乘法器的研究

为了提高乘法器的综合性能,提出了一种新的冗余Booth三阶算法和跳跃式Wallace树结构,前者可以减少部分积的数目,提高部分积的产生速度,后者可以加快部分积的压缩,减少电路内部的伪翻转,从而降低功耗.基于冗余Booth三阶算法和跳跃式Wallace树结构,采用0.25μmCMOS工艺,实现了54×54位全定制乘法器,其乘法延时为4.3 ns,芯片面积为1.38 mm2,50MHz频率下的动态功耗仅为47.2 mW.模拟验证表明,与采用传统Wallace树结构和改进Booth二阶算法的乘法器相比,该乘法器的乘法延时减少了23%,功耗降低了17%,面积减少了20%.     

WCDMA系统上行扰码算法的优化及其实现

针对WCDMA系统上行扰码中信号处理能力弱的问题,提出一种将1位串行输出电路转化为8位并行输出电路的算法,并与1位串行输出、2位并行输出和4位并行输出在资源面积、处理速度等方面进行比较,数据比较表明8位并行输出电路可以显著提高系统的信号处理能力.通过与文献(王文焕.用FPGA实现WCDMA下行扰码[J].现代电子技术.2002(2):62-63)在硬件及软件仿真两个方面的对比发现,该文算法的处理速度提高到原来的8倍.使用FPGA板实现该算法的硬件电路,且对此电路进行测试,结果表明该电路可以实现预期功能.     

可用于HDTV解码器的基于ROM查找表的IDCT电路大规模集成电路实现

介绍了采用基于ROM查找表的全数字反离散余弦变换(IDCT)电路的算法原理及其并行架构的大规模集成电路实现.首先将二维IDCT转换为两个一维IDCT变换,根据蝶形算法进一步转换为矩阵的乘加运算.通过将连续输入的一个块的奇列或偶列的4个数据进行数据位重排,即将4个数据中相同的位组合在一起,则可用一个ROM查找表实现不同位的乘加运算.避免了硬件上的乘法器开销,具有很高的实现效率并节省硬件资源面积,因此可用于HDTV的实时解码器中,有助于降低电路的功耗.该电路已用于已开发的MPEG-2 MP@HL高清解码芯片,采用0.18μmCMOS工艺成功进行了流片.