基于Stellaris TM系列微控制器的ADC滑动平均过采样技术

Stellaris TM系列微控制器的部分产品中集成了ADC模块。ADC的硬件分辨率为10位，但由于噪音和其它使精度变小的因素的影响，实际的精度小于10位。本文提供了一个基于软件的过采样技术，从而使转换结果的有效位数（ENOB）得到改善，并描述了对输入信号执行过采样的方法，以及在精度和整个系统性能上的影响。     

过采样∑-△ADC的原理及单片机实现方法

论述了过采样 Σ- ΔADC的基本原理及结构 ,分析了 Σ- Δ调制器的频域传输特性和系统的信噪比 ,给出了实现不同的 A/D转换精度必须满足的条件和用单片机实现 Σ- ΔADC的具体方法和电路 .实际使用表明 ,该方法测量结果可靠 ,具有实用价值     

过采样Σ-ΔADC的原理及单片机实现方法

论述了过采样Σ-ΔADC的基本原理及结构,分析了Σ-Δ调制器的频域传输特性和系统的信噪比,给出了实现不同的A/D转换精度必须满足的条件和用单片机实现Σ-ΔADC的具体方法和电路.实际使用表明,该方法测量结果可靠,具有实用价值.     

共振吸收谱仪测量系统的研制

讨论了共振吸收谱仪测量系统的设计.由于频率越高,信号越微弱,同时要求的AD的采样速度也越高,因而限制了测量频率和精度的提高.通过高速低相差ADC及大功率低噪音放大器的研制,使测量频率范围达到1×10-3～5×102Hz,变频精度达到0.05%;内耗测量精度达到5×10-6,为固体振动能吸收谱的研究提供了必要工具.     

Pipeline ADC的噪声与采样电容的关系

介绍了Pipeline ADC噪声与电容的关系及减小噪声的方法,并以10位ADC为例通过噪声计算电容．ADC的主要噪声源是量化噪声和热噪声．量化噪声主要决定ADC的精度．热噪声限制了ADC的信噪比,是提高精度的主要瓶颈．可以通过增大电容来减小．     

利用重复采样技术提高OTDR中ADC量化精度

分析了 ADC在信号、白噪声以及信噪混叠三种情况下量化结果的统计特性和重复采样带来的影响 .针对 OTDR使用中存在信号动态范围大、噪声干扰强的特点 ,提出一种利用叠加在信号上的白噪声和重复采样技术提高其 ADC量化精度的方法 ,可以简化 OTDR电路和运算的复杂程度 .给出了最小采样次数与量化分辨率、噪声特征和均方量化误差间的关系     

过采样∑-△ADC的原理及单片机实现方法

论述了过采样∑-△ADC的基本原理及结构，分析了∑-△调制器的频域传输特性和系统的信噪比，给出了实现不同的A／D转换精度必须满足的条件和用单片机实现∑-△ADC的具体方法和电路。实际使用表明，该方法测量结果可靠，具有实用价值。     

时钟抖动对ADC变换性能影响的仿真与研究

从理论上分析了时钟抖动(clock jitter)对模数变换器(analog-to-digital converter，ADC)的信噪比和无伪波动态范围(spurious free dynamic range，SFDR)等指标的影响．使用Labview在计算机上建立ADC仿真系统，并用Analog Devices公司的AD6644设计了两套电路，对采样时钟抖动不同的AD6644的变换性能进行实际测量，分析了实测结果，还进行了对比仿真实验，并和理论分析互相验证．结果显示时钟抖动严重影响ADC的SNR，采样频率越高，影响越大，但会改善SFDR．理论分析、仿真和实际测量的结果为高速、高精度ADC电路的设计和芯片选型提供了很好的参考．     

低功耗10 bit 40 MS/s流水线型ADC设计

为实现高速低功耗的模数转换,设计了一个工作电压为3.3 V,采样精度为10 bit,采样频率为40 MS/s,流水线结构的模数转换器(ADC).该ADC基于0.35μm互补金属氧化物半导体(CMOS)工艺,通过优化运算跨导放大器(OTA)和低失调动态比较器电流,提高了转换精度,降低了功耗.ADC采用差分输入输出电路,减小了系统噪声的影响.其信噪比为58.3 dB,有效位数为9.4 bit,核心电路面积为1.2 mm×0.8 mm,功耗小于30 mW.     

一种应用于60GHz毫米波无线传输系统的数模混合ADC设计

以60 GHz毫米波高速无线传输系统为背景,对无线信号历经的频率选择性衰落信道进行了深入分析,并对接收机结构进行研究。提出一种利用数模信号混合处理的低复杂度ADC结构。该结构利用数模混合均衡器来降低频率选择性衰落信道中接收机ADC的精度要求。通过引入一个高精度、高采样率的DAC为代价,在不改变接收机性能的情况下将ADC的采样精度降低2个比特。该ADC均衡器在误码率、收敛速度等性能上相比同精度的全数字均衡器有很大提高。进一步,对该结构进行优化。通过把补偿信号的高比特位的值转换到模拟域,将引入的DAC精度降低到2～3个比特,从而进一步降低了该结构的设计复杂度和功耗。