基于FPGA的高分辨率贝尔CFA插值算法的设计与实现

实现了基于FPGA的双线性CFA插值算法。该算法的处理对象是每个像素为8 bit的XGA@15 Hz的Bayer模板数据,目的是能得到每个像素是24 bit的XGA@15 Hz的彩色图像数据。输入的数据先进入缓存模块,缓存模块是由FPGA内部的双口的RAM构成,从缓存中输出的数据被分成奇行组和偶行组,然后奇行组的数据经选择器进入奇行奇列运算块和奇行偶列运算块,偶行组的数据经选择器进入偶行奇列运算块和偶行偶列运算块,最后在插值控制模块的作用下,各运算块处理的数据经输出选择器输出。     

素数因子算法的FFT处理器的设计

为满足FFT运算速度的要求,提出了一种易于FPGA实现的素数因子算法FFT处理器的硬件结构。其中数据存储采用了乒乓RAM结构来实现,可以扩大吞吐量;数据缓存使用FIFO来实现,可以减少一半存储空间的使用;运算模块使用素数因子算法结合流水线结构,在一定延迟后可以连续输出结果;增加地址排序映射可以实现数据正序输入输出。     

分像素插值算法的VLSI实现

针对H.264/AVC标准中分像素插值运算复杂度高和存储访问量大的问题, 提出新的分像素插值算法。该算法采用易于硬件实现的4阶滤波器取代6阶滤波器进行分像素插值; 基于算法给出了一种1/4像素精度的8×8 块插补流水线结构。经性能分析和滤波器结构比较表明, 该结构在一个时钟内可以完成32个1/2像素位置的插值运算, 可应用于所有大小块, 且有面积小, 速度快的特点。实验结果表明, 与H.264标准相比, 该算法可以降低15%的空间复杂度, 提高了峰值信噪比, 降低了比特率, 提高了编码性能。     

基于SRAM乒乓操作的数据采集系统的设计

为提高近红外焦平面阵列探测器采集数据过程中图像数据的完整性及数据的采集传输速度,选用具有特殊并行处理方式的FPGA作为核心控制模块,运用两片SRAM作为数据缓冲模块,通过输入数据选择模块和输出数据选择模块的相互配合,将经过缓冲的数据流没有时间停顿地送到运算处理单元。仿真及实验结果表明,双SRAM乒乓操作技巧的使用,极大地提高了数据的缓存速度,实现了数据的无缝处理与传输。     

基于FPGA的D1到XGA图像放大引擎

实现了基于FPGA的D1格式信号放大至XGA格式的图像放大引擎,介绍了算法原理和硬件系统结构。利用查表代替乘法运算,简化了硬件结构,提高了处理速度;无论在水平方向还是垂直方向上,算法始终是对一维的数据进行操作,有效地降低了复杂性;系统输入数据同时进行按行插值,显示图像的同时实现按列插值,充分利用了处理空隙,保证了系统的实时性。最后FPGA验证表明本文设计的图像放大系统可以在每秒60帧的速率下高质量地实现D1到XGA格式转换,同时很好地保留图像的边缘信息。     

基于插值技术和多层折叠的可逆数据隐藏算法

现有的基于插值技术的可逆数据隐藏算法具有单层嵌入容量大的优点。然而,现有算法隐秘图像的视觉质量不是很好。针对此问题,提出了一种基于插值技术和多层折叠的可逆数据隐藏算法。该算法先对输入图像进行不重叠的2×2分块;然后对每个分块利用提出的图像插值算法生成大小为3×3的分块。为降低嵌入数据对插值像素的失真,先对待嵌入的秘密数据进行多层折叠编码;然后再嵌入到插值像素中。大量的实验结果表明,提出的算法不会出现像素溢出;与最新相似的算法相比,在相同的嵌入容量条件下,该算法具有更好的视觉质量。此外,提出的算法能抵抗直方图和RS隐写分析。     

图像边缘检测电路的FPGA设计

本文实现了基于FPGA的SOBEL算子图像边缘检测电路的设计。利用FPGA的流水线结构和并行阵列结构,由时序电路流水线读取数据,利用单行缓存并行输出产生SOBEL算子所需的3×3窗口数据,用加法运算替代乘法运算,实现SOBEL算子图像边缘检测系统的FPGA硬件电路构建。     

基于FPGA实现多路模拟信号自适应采集系统

本文主要介绍一种基于FPGA的数据采集系统,系统包括运算放大器、多路选择器、高速A／D转换芯片、FPGA等器件。该系统利用运算放大器件对信号进行变换,通过多路选择器进行通道选择,最后由A／D转换器输出数据到处理器。FPGA作为采集系统的核心部件,完成了内部数字电路设计,使系统具有很高的自适应性和扩展性。在有限的量化位数限制下,充分利用信号调理电路、A／D转换器的输入电压动态范围和12位的位宽,在相同的量化位数下提高了大部分模拟信号的采样精度,具有一定的参考价值。     

可用于HDTV解码器的基于ROM查找表的IDCT电路大规模集成电路实现

介绍了采用基于ROM查找表的全数字反离散余弦变换(IDCT)电路的算法原理及其并行架构的大规模集成电路实现.首先将二维IDCT转换为两个一维IDCT变换,根据蝶形算法进一步转换为矩阵的乘加运算.通过将连续输入的一个块的奇列或偶列的4个数据进行数据位重排,即将4个数据中相同的位组合在一起,则可用一个ROM查找表实现不同位的乘加运算.避免了硬件上的乘法器开销,具有很高的实现效率并节省硬件资源面积,因此可用于HDTV的实时解码器中,有助于降低电路的功耗.该电路已用于已开发的MPEG-2 MP@HL高清解码芯片,采用0.18μmCMOS工艺成功进行了流片.     

一种LVDS接口的液晶显示驱动设计

为了解决目前嵌入式液晶显示技术中存在的显示驱动支持分辨率低、数据更新慢及控制灵活性差等问题,设计了一种基于现场可编程门阵列(FPGA)的LVDS接口的液晶显示驱动。对数据缓存技术中数据读写控制等关键问题进行了分析,研究了对液晶显示驱动时序和低电压差分信号(LVDS)传输时序。基于FPGA构建缓存控制模块和显示控制模块,实现数据快速更新及LVDS接口液晶显示屏的显示。通过QuartusⅡ软件,对缓存控制模块控制时序进行了采样分析验证。验证结果表明:第二代双倍数据率同步动态随机存取存储器(DDR2 SDRAM)在166 MHz下工作,LVDS接口液晶显示屏分辨率为1 024 pixel×768 pixel,位宽为16 bit时,数据更新率达82 MHz,且控制灵活,能够满足目前对液晶显示驱动的需求。     

基于二维卷积的图像插值实时硬件实现

为了实时实现图像处理中的图像插值,提出了一种与具体插值算法无关的通用二维卷积器实现结构和一种使用两级缓存的图像数据存取结构。利用所提出的结构,设计了使用双三次插值的图像插值模块,在可编程逻辑门阵列上进行了实现。进行了图像实时放大的实验。实验结果表明:采用本结构,可以降低片上存储器的消耗,方便地实现比较复杂的插值,达到实时处理的目的。     

基于二维卷积的图像插值实时硬件实现

为了实时实现图像处理中的图像插值,提出一种与具体插值算法无关的通用二维卷积器实现结构和一种使用2级缓存的图像数据存取结构。利用所提出的结构,设计了使用双三次插值的图像插值模块,在可编程逻辑门阵列上进行了实现和图像实时放大的实验。实验结果表明:采用本结构,可以降低片上存储器的消耗,方便地实现比较复杂的插值,可达到实时处理的目的。     

H.264视频编码的三步全搜索运动估计改进算法及性能仿真研究

随着H.264标准的确定,网络传送的阻塞、错码等问题已成为了网络视频传输的研究热点,与此同时FPGA强大的并行能力实现了巨大复杂的运算,使得全搜索运动估计成为了急待解决的问题。为了进一步优化H.264视频编码的实时性及改进视频压缩性能的好坏。设计了一种全搜索运动估计模块的算法,确定了峰值信噪比PSNR值来实现图像质量评定;完成了新的三部全搜索算法设计;通过Modelsim仿真验证完成存储单元功能模块、数据选择功能模块的设计。系统测试表明:波形仿真结构验证了整体结构的正确性;FPGA的结果进一步完成了运动矢量采集成功的验证。对固定块大小范围的运动估计、结构以及数据流的设计研究对于FPGA的进一步大批量应用具有一定的意义。     

一种32位浮点数字信号处理器(DSPs)的外设模型设计

提出一个使用VHDL语言建立的32位浮点DSPs的外设模型,并分析外设的结构,各部分的工作原理以及相互之间的通信.外设模型中包括了DMA、程序存储器控制器(PMC)、数据存储器控制器(DMC)、外部存储器接口(EMIF)、外设总线控制器(PBC)和定时器,中断选择以及启动逻辑等.模型具有单周期数据存取,多条指令并行读取,程序存储器的高速cache策略,DMA四通道独立控制与操作,DMA以及CPU的两个数据通道可以同时访问数据存储空间等特点.     

均值分组块补零P码直捕算法原理及实现

P码是长周期精密测距码,主要用于提供精确定位服务。提出了基于FFT的均值分组块补零P码直捕算法,通过直接平均法来降低运算量,用分段重叠补零法将连续的相干积分分解成普通的循环相关,对接收码和本地码的FFT结果缓存,用FFT结果的圆周移位代替多普勒频移搜索。硬件实现时采用双DDR2SDRAM缓存,32K点FFT单核复用的架构,详细描述了算法在FPGA上实现时的逻辑功能划分、核心子模块功能及具体实现方案。通过ModelSim仿真验证,算法提高了数据利用率,减少了捕获时间。     

网络存储中分布式I/O缓存机制研究

针对网络存储中I/O的瓶颈问题,设计了一个基于网络存储的分布式I/O缓存机制,通过本地缓存和远程缓存的两级缓存机制进行I/O性能的优化.其中本地缓存用来保存本地磁盘的读写信息,远程缓存用来协调远程机器的本地缓存.针对以上的缓存机制,设计了相应的数据块更新算法和缓存一致性策略,有效地保证了I/O缓存的性能.     

FPGA实现高速加窗复数FFT处理器的研究

研究采用FPGA设计高速专用FFT处理器的实现方法，使处理器能对复数数据顺序进行加窗、FFT及模平方运算．本设计具有4个特点：设计实现了只用一个运算单元进行以上3种运算的方案，有效地节省了逻辑资源；采用流水方式提高了系统的处理速度，使通信、计算、存储等操作协调一致；采用块浮点算法使系统兼有定点运算速度高与浮点运算精度高的特点；采用TMS存储模式，降低了对外围电路的速度要求．该设计方法可以广泛应用于高速数字信号处理领域．     

3 bit块自适应量化算法的FPGA实现

用现场可编程门阵列(FPGA)对合成孔径雷达(SAR)原始数据进行压缩能降低数据压缩时间,增加雷达分辨力.针对分块自适应量化(BAQ)算法的理论基础以及数字信号处理器(DSP)与FPGA各自的结构特点,提出了用FPGA实现BAQ压缩,并介绍了具体实现过程.试验结果表明,用FPGA实现BAQ压缩速度快,电路结构简单,压缩后的信号保真度高,因此用专用集成电路对SAR原始数据进行压缩将是改善数据压缩速率的有效手段.