高速同步总线的时序设计

从总线时间比的角度出发分析了总线时序实现的难易程度。通过对时间方程的分析 ,讨论了严格同步的时钟系统、固定相移的同步时钟系统、动态调节的同步时钟系统的总线时序 ,并设计出一种时钟相位可调总线时序。在此基础上实现了一种基于GTL逻辑的高速同步总线测试系统 ,并通过实际测试证明了对三种同步时钟系统总线时序分析的正确性 ,结论为各种实际高速同步总线的时序设计提供了很好的参考价值     

一种简易IDE RAID在高速数据采集系统中的应用

提出了一种使用普通IDE硬盘构成简易冗余硬盘阵列(redundantarrayofindependentdisks,RAID)磁盘阵的实现方法,并将其应用于自行开发的基于PCI总线的高速数据采集系统中,实现对高速采集数据的实时存储。该方法与传统的SCSI硬盘组成的磁盘阵相比,结构简单、成本更低,而数据写入速度却可以接近SCSI磁盘阵的性能,可以满足高速采集系统的写入速度要求。     

插件板式数据采集系统

对众多的工业数据采集应用来说,插件板式数据采集系统,因容量增加和价格降低,而格外引人注目。促使该系统日益普及的主要因素是它采用了新的总线结构(例如VME总统和多总线Ⅱ)。由于吸取了32位微处理机的优点,这些总线结构正在产生出新     

超高速数据采集与处理系统的设计及应用

系统地介绍了超高速数据采集与处理系统的设计所涉及的各个方面,包括提高采样率的方法,高速数据采集系统性能评估,系统的整体设计与实现,利用通用PC机进行高速信号处理,系统设计中的电磁兼容问题等。最后重点介绍了超高速采集系统在激光雷达、高分辨率微波雷达、软件无线电、数字测量仪及虚拟仪器等方面的应用。     

0.18μm CMOS工艺784Mb/s的数据发送器设计

在高精度平板显示系统中，传统的界面将液晶显示控制器直接与平板图像控制器连接。由于信号的并行满摆幅传输，该界面不能解决强电磁干扰及高功耗等问题。给出了一种基于ANSI/TIA/EIA-644标准的低压差分信号(LVDS)数据发送系统，以解决传统数字视频界面的瓶颈问题。该系统采用0.18μmCMOS工艺进行设计。高速、较少的并行传输线及低电压摆幅等系统特性实现了高速、低功耗、低电磁干扰，单通道数据传输率784Mb/s，总数据传输率达392Mb/s的高速数字视频信号的传输。满足了SVGA、XGA、SXGA等显示模式分辨率的要求。该数据发送器采用HSPICE仿真器在各种PVT情况下做了仿真，结果表明，系统的各项指标满足上述标准，部分参数优于标准的要求。     

CAN总线技术在模拟器信号采集中的应用

针对大型军机座舱仿真控制的复杂性,提出并设计了模拟器座舱分布式数据采集控制系统。整套系统的设计采用CAN总线技术,将模拟器座舱内部信号根据种类和位置分布分成多个独立单元,每个单元作为一个总线节点。该套系统硬件设计采用了模块化设计,软件设计采用了COM组件等技术,使系统具有可靠性好、通用性强等特点,它的应用可提高模拟器信号采集的通用性和标准化程度。     

RCS测量高速数据采集预处理模块的设计与实现

在某RCS测试系统中,为录取试验现场的实测数据,建立了针对雷达RCS参数的试验数据库。设计实现了一个基于标准PCI总线、高速ADC和高性能DSP的数据采集预处理模块。论述了测算RCS的原理、数据录取率的估算、板卡的硬件实现以及上位机的软件开发等内容。该数据采集预处理模块在系统测试过程中工作稳定,满足了预期的设计要求。由于板卡硬件设计考虑到了通用性,使得该模块可以方便地应用于其它一些具有高数据吞吐量及一定数字信号处理工作量的场合。     

综合航电火控系统模拟系统设计

当前军机广泛的使用指令/响应型数据总线作为其多功能综合航空电子火控系统的数据传输和控制系统,应用实时数据库的数据管理方法,采用面向组件的方法,仿真1553B总线的总线控制器和各远程终端的运行,设计实现了这种类型的专用综合航电模拟系统,并满足了实时性的要求。     

高速背板总线的组合式匹配方法

分析了高速背板总线中传统匹配情况下产生上冲和振铃的原因 ,指出在高速背板总线设计中的一种创新性的匹配方式———组合式匹配的合理性。它能有效地削弱高速总线中上冲和振铃对信号完整性的不利影响 ,有效地提高总线信号的完整性 ,从而提高总线速度。实际电路实验证实了这种匹配方式的实用性     

基于SC-FDMA的可调公平度动态子载波分配算法

高速无线数据传输利用自适应的资源分配方式以对抗无线传输环境的不利影响。基于单载波频分复用系统提出一种最大平均容量动态子载波分配算法,并在此算法基础上引入公平系数,提出一种公平度可调的动态子载波分配算法,以实现系统分配公平性与总容量性能之间的权衡。仿真结果表明,最大平均容量算法在显著降低算法复杂度的同时,能获得与贪婪算法相近的系统总容量及误码率性能。可调公平度算法通过调整公平系数,能在较大范围内调整信道资源分配的公平度,满足不同传输质量需求,且不增加算法复杂度。     

高速数据总线性能评价工具设计

高速数据总线是先进军机航空电子综合化的关键支撑技术。如何对其性能指标进行评价是一个非常重要的理论和工程问题。从高速数据总线的网络模型和消息模型出发 ,建立了基于离散事件系统仿真方法的系统仿真模型 ,编制了基于VisualC ++平台的系统仿真程序 ,最后在给定ICD接口控制文件的条件下 ,得出了高速数据总线性能指标 (网络负载率、消息延迟率 )的评价结果     

基于PC/104总线的捷联惯性测量组合数据采集系统

针对导弹捷联惯性测量组合的输出特点,基于嵌入式PC/104总线和可编程定时/计数器82C54芯片,设计了一个惯性测量组合数据采集系统,并利用复杂可编程逻辑器件(complexprogrammablelogicdevice,CPLD)设计了数据采集的接口电路,实现了对捷联惯性测量系统输出数据的动态、实时采集。实验证明,该采集系统方案是可行的,达到了设计要求。     

超级电容和电池相结合的HEV动力和经济性仿真研究

采用理论和实验数据相结合的方法,利用Cruise软件对装配有超级电容和电池相结合使用的并联混合动力大客车SWB6105HEV进行了仿真建模,对其动力性经济性进行了仿真分析,在仿真分析的基础上进行了道路试验验证。仿真和试验结果表明,混合动力大客车可以准确、合理地实现各种预定的控制功能。燃油经济性比原型车有较大提高。仿真分析很好的为混合动力大客车以后的设计开发、控制策略优化发提供了理论依据。     

一种基于ADSP-21060的高速并行处理系统设计

介绍了一种采用 4片ADSP - 2 10 6 0微处理器芯片构成的高速并行处理系统。在该系统中 ,各处理器之间可以根据处理任务的需要实时地进行高速数据传输和高效的软件通信 ,采用EPROM进行程序引导 ,可以脱机运行。系统以红外 /毫米波复合制导实时信息处理为背景 ,同时又具有较高的灵活性和通用性 ,当要求系统能够支持多任务运行时则更具有优越性。     

A High Speed Signal Processing Machine -Its Architecture, Language and Compiler

A systolic array architecture computer (FXCQ) has been designed for signal processing. R can handle floating point data at very high speed. It is composed of 16 processing cells and a cache that are connected linearly and form a ring structure. All processing cells are identical and programmable. Each processing cell has the peak performance of 20 million floating-point operations per second (20MFLOPS). The machine therefore has a peak performance of 320 M FLOPS. It is integrated as an attached processor into a host system through VME bus interface. Programs for FXCQ are written in a high-level language -B language, which is supported by a parallel optimizing compiler. This paper describes the architecture of FXCQ, B language and its compiler.     

一种高速浮点信号处理机的结构及其语言的设计与实现

脉动阵列体系结构(systolic array architecture)是70年代末出现的一种新的并行计算机结构,这种计算机结构简单并且可以获得很高的处理速度,在许多应用领域中有着广阔的发展前景。本文介绍了一种基于脉动阵列结构的高速浮点信号处理机。该处理机由16个处理单元和一个高速缓冲存储器组成一个一维线性阵列。每个处理单元都是可编程的浮点处理器,其最大处理速度为20MFLOPS,因此该处理机(16个处理单元)的峰值处理速度为320MFLOPS。该处理机以一种外部设备方式与主机的VME总线相连接。 本文还介绍了该机所使用的并行语言,以及该语言编译程序的设计与实现。这种语言结构简单,编程容易,程序的结构清晰,易读。     

高速信号处理系统及其在弱信号检测中的应用

依据水下信号处理任务的特点，结合流水线处理和并行处理，采用模块化设计方法，实现了一个由 １片 ８０８６ 微处理器和 １ 片高速数字信号处理器 Ｔ Ｍ Ｓ３２０ Ｃ２５ 构成的高速信号处理系统。该系统的峰值运算能力为２６ 亿次以上的整数操作。该系统能够实时实现信号的空间处理和时间处理等，并在水下弱信号检测中得到应用，取得了良好的结果。