基于FPGA的流水线珠算加法器设计

在图像处理、数字信号处理等领域需要用到大量加法运算,加法器运算性能对整个系统影响重大。根据操作模型原理,采用珠算算法设计了一个流水结构的并行高速硬件加法器,并在Xilinx Virtex-II的FPGA上实现了设计方案。在FPGA上集成8个处理单元完成并行计算,处理单元运用流水线结构,提高运算频率,并采用数据调度模块解决流水线上“数据相关”问题。仿真结果表明,32位珠算加法器平均运算仅需0.712ns,其速度是32位串行加法器的8.771倍,是32位并行加法器的1.588倍。这对于进一步优化实现硬件乘法器,甚至最终实现硬件除法器提供了研究空间。     

浮点数除法器的FPGA实现

由于在QuartusII中自带的除法运算的兆模块lpm_division的输出结果是以商和余数的形式输出,不能满足应用要求,笔者提出了一种基于FPGA的浮点除法器的硬件实现方法。根据除法的本质是移位相减的原理,及浮点数规格化的要求,采用模块化设计方法分别对各模块进行设计。在MaxplusⅡ上进行综合仿真测试后,证明该模块运算准确、精度高且具有很好的移植性。     

基于FPGA的除法器设计

运用移位、比较以及减法等主要操作设计一种基于FPGA的除法器,克服了常见除法器要求除数为2的指数幂、商为带余数的整数等限制,一定程度上扩展了除法器的功能.     

大整数除法器硬件电路研究与实现

为加快传统的大整数除法的运算速度,提出了一种适合硬件实现的低功耗大整数除法快速算法,在此基础上设计了一个低功耗大整数除法器硬件电路:将2个大整数分别存储在独立的随机访问存储器中,结合控制器和状态机,以实现高速数据读取和计算.所提出的除法器具备高速和低功耗特性,且支持多种位宽的除法以及求模运算,最高可支持4 096位的被除数以及2 048位的除数.使用130 nm CMOS工艺,从面积、功耗和速度方面对大整数除法器硬件电路进行分析,结果表明:该除法器的主频最高可达125 MHz,总面积为0.12 mm2,每兆赫兹消耗的功耗为10 μW.     

多操作数并行加法的研究

研究了二进制多操作数并行加法问题．基于多操作数并行位加和按权重新排列的原理，提出了一种二进制多操作数加法的快速计算算法．该算法一次可同时将ｍ个操作数转换为ｒ＋１（ｒ＝［ｌｏｇ２ｍ］）个操作数，重复使用此算法将ｍ个操作数快速化为二个操作数后相加得出结果     

基于FPGA的序列检测器设计

序列检测器是一种能够检测输入的一串二进制代码的电路,当该二进制代码与事先设定的码组一致时,检测电路输出高电平,否则输出低电平。序列检测器多用于通信系统中对同步码的检测,或者是对所需信号的提取,这在数字通信领域中有着广泛的运用。本文基于VHDL进行序列检测器的设计,所设计的序列检测器所检测的序列为"11101011"的8位二进制序列,并基于QuartusⅡ进行软件仿真并下载到FPGA实现,经检测输出结果符合设计要求。     

基于FPGA的模数混合编帧的采集系统

介绍了一种以FPGA为核心逻辑控制模块的数据采集系统的设计。设计中采用了16位的AD8405作为模数转换器,FPGA作为中心逻辑控制模块,对弹上的不同速率的模拟信号与接收的数字信号进行采集,并将采集的信号通过数据帧格式的形式混合编帧和存储,再通过串口完成与上位机的通信。FPGA模块采用VHDL语言进行设计。该系统在测试状态下通过地面测试系统对该采编器的采集过程进行实时监测,并对其功能进行检测。     

—个面向MIPS_64位系统结构的汇编器MIPSasm的设计与实现

本文论述了一种面MIPS-64位系统结构的汇编语言转换成二进制机器码的设计与实现技术。从编译原理的角度出发,采用词法分析,语法分析,语义分析及中间代码的生成等方法,逐步实现汇编语言到机器语言的转换。该汇编器可将分析和变换后得到的机器语言送入模拟器中进行模拟执行和进行相关的性能检测。     

应用进位存储加法器快速实现串行乘除法和平方根计算

针对超大规模集成电路设计中并行浮点算术部件所占用面积与功耗大 ,不易在嵌入式低功耗环境中应用的问题 ,提出了可同时实现浮点乘除法和平方根计算宏模块 (ＭＤＳ)的同步串行实现方式 .乘法计算采用了Ｂｏｏｔｈ算法迭代 ;除法与平方根计算的实现采用基 4ＳＲＴ算法 ,迭代中共用商位查询表 ,并同步实现部分冗余结果向非冗余二进制的转换 .为加快迭代的速度 ,摒弃了进位传递加法器 (ＣＰＡ) ,而采用进位存储加法器 (ＣＳＡ)实现迭代中的加法运算 .宏模块设计控制逻辑简单 ,资源面积占用少 ,迭代时间短 ,经可编程逻辑器件验证 ,性能可提高 1…     

基于FPGA的快速浮点除法器IP核的实现

利用Altera的Quartus II软件开发平台在FPGA上实现了快速浮点除法器IP核的设计.该IP核的算法采用存储运算过程中的一些乘积项,有效地减少了除法运算过程中的移位操作,提高了浮点除法的运算速度及算法的效率.同时,基于FPGA的浮点除法器IP核具有很好的可移植性和复用性,适合应用到各种嵌入式和通用处理器中,从而提高复杂数字系统的设计效率,具有广泛的推广应用价值.