∑-△ADC调制器中的模拟电路设计

在简要介绍∑-△ADC基本原理的基础上，分析了∑-△调制器的噪声特性，并对调制器自上而下的设计方法做了介绍。结合实际的性能要求，重点对模拟电路部分设计中的关键以及设计方法进行了详细分析，并给出了有关的电路结构和仿真结果。     

基于DAC1220与ADS1255的低漂移精密DAC设计

本文介绍了一种基于DAC1220与ADS1255的低漂移精密DAC设计。该设计以TI公司的20位∑-△型数模转换芯片DAC1220和24位∑-△型模数转换芯片ADS1255为核心,以基于ARM Cortex-M3内核的STM32系列处理器为控制器,通过高精度DAC和更高精度ADC芯片的联合转换及程序处理方式实现了20位精度的低漂移精密DAC设计。     

高阶∑△ADC的抽取滤波器的设计

通过优化和改进梳状滤波器结构,采用FIR补偿滤波器以补偿通带衰减,并合理安排硬件电路以节省面积,设计了一种高速、低功耗高阶∑△ADC中的抽取滤波器.应用Matlab进行电路仿真,该滤波器阻带衰减为-65 dB,通带纹波为±0.05 dB,过渡带为0.454fs～0.583fs.经过VerilogXL和系统验证,该滤波器完全满足∑△ADC的系统要求.     

最优化∑-△调制器的设计与仿真

对怎样提高∑-△调制器的性能,做了详细的理论推导。并运用推导结果,综合考虑硬件电路的实现难易,设计了较高信噪比的5阶1位∑-△调制器。并用matlab中的Delta-Sigma工具箱对所设计的∑-△调制器进行编程仿真。仿真结果表明,当采样率取64,通过对结构的设计和改进,实现了较高的信噪比。     

∑-△调制及其在交流功率控制中的应用

结合工频交流功率调节的应用特点，介绍了∑-△调制器的工作原理和性质，并讨论了一种基于∑-△调制原理的调功器。     

∑—△调制器信噪比的优化

通过对∑-△调制器线性模型的分析，提出了一种∑-△调制器信噪比的优化方法，经Matlab仿真验证表明此方法是可靠的。     

The design of adaptive sigma-delta A/D converter

The signal to noise ratio （SNR） of conventional sigma delta analog to digital converter （∑△ADC） reduces with input signal strength. The existing concept of adaptive quantization is applied to the design of ∑△ADC to improve SNR with high dynamic range. An adaptive algorithm and its circuit implementation is proposed. Because of the error due to the circuit implementation, an error self-calibration circuit is also designed. Simulation results indicate that SNR can he nearly independent of the signal strength.     

嵌入式Internet仪表的开发

阐述了一种基于W3100A协议芯片的嵌入式Internet仪表的开发方法;介绍了W3100A芯片的特点和它的2种开发工具EVB8051和EasyTCP/IP.采用W3100A和高分辨率24位∑-△ADC AD7714设计了温度变送器,给出了它的硬件原理图和软件方案.     

∑-△调制器信噪比的优化

通过对∑-△调制器线性模型的分析,提出了一种∑-△调制器信噪比的优化方法,经Matlab仿真验证表明此方法是可靠的。     

低电压低功耗音频Σ-Δ ADC调制器设计

针对应用于音频设备中的∑-ΔADC,提出一款改进的∑-ΔADC调制器.该调制器结构改进传统调制器的结构并对调制器系数进行优化,克服传统∑-ΔADC调制器结构的缺点,同时对调制器中的两个关键电路即OTA放大器和比较器也进行优化,极大改善了OTA放大器和比较器性能.改进后的调制器具有低电压、低功耗、高精度和较好的鲁棒性的特点.该调制器采用1.2 V低电压供电,过采样比(OSR)为128,采样频率为6.144 MHz,信号带宽为20 kHz.基于SMIC0.11μm的工艺下,完成了∑-ΔADC调制器的版图设计,并最终流片成功.芯片流片后的成测结果表明,调制器的信噪比达到102.4 dB,有效位达到16.7 bit,调制器的整体功耗仅1.17 mW左右,整个调制器的版图的面积仅为0.122 mm2左右.调制器的成测性能指标表明,该调制器是音频芯片中∑-ΔADC电路的良好选择.     

宽带∑-△锁相环路的相位噪声抵消技术

根据传统的小数分频锁相环中的采样保持方案，提出了宽带∑-△锁相环中采样保持技术的实现方案．方案的采样时刻由首先出现的参考时钟信号或分频器信号的上升沿决定，可以在采样前为补偿电流和电荷泵电流提供足够的时间以保证它们在积分器上的完全积分，从而解决了使用相位内插的∑-△锁相环中电荷泵电流脉冲与补偿电流脉冲间的匹配问题．仿真结果表明，使用采样保持单元后可以显著降低环路中的相位噪声和杂散噪声．     

一种新型高阶两通道时间交织∑△调制器系统结构

为了减小两通道时间交织∑△调制器中通道之间系数失配引起的折叠噪声，提出了一种新型的高阶两通道时间交织∑△调制器的系统结构．通过在传统噪声传递函数（NTF）中增加一个z=-1的零点，得到了一种新的NTF．新增的零点减小了NTF在高频处的幅值，从而能够减小两通道时间交织调制器结构中由于系数失配引起的折叠噪声．以实现新NTF的单通道单环4阶3b前馈分布型∑△调制器结构为原型，利用多抽样率系统和块数字滤波器基本原理，得到其对应的两通道时间交织系统结构．在两个通道的系数存在1％的失配条件下，     

一种新型的∑△调制器行为级设计方法

介绍了一种新型的∑△调制器行为级设计方法.它分别设计∑△调制器噪声传输函数的零极点,并运用噪声功率增益作为稳定性参量来判断所设计的噪声传输函数的稳定性;同时,论文中还给出了物理实现调制器的内部积分器实现的方法,并推导出了通用∑△调制器状态变量缩放的解析公式.     

双重子∑*△(ST=05/2)和∑*△(ST=31/2)态的结构

在推广的手征SU（3）夸克模型下，研究了带有一个奇异夸克的双重子态∑^＊△（ST=0 5/2）和∑^＊△（ST=3 1/2）的结构．结果表明，尽管手征SU（3）夸克模型和推广手征SU（3）夸克模型短程力的机制完全不同，但两种模型下给出的定性结果是一样的。即这两个双重子态都是束缚态。能量在∑^＊△道之下却在∧π△道之上．在推广手征SU（3）夸克模型下，∑^＊△（ST=3 1/2）态的结合能比∑^＊△（ST=0 5/2）态的结合能大．     

基于ADuC824的单纱强力机的设计

介绍以系统芯片ADuC824为核心构成的单纱强力机的软、硬件设计方法。ADuC824的定时器中断控制步进电机实现纱线拉伸；内置的∑-ΔADC采集纱线的拉力数据，实时测试记录各种纱线的拉力、拉伸长度和断裂时间。     

非理想∑△调制器的概率性质

本文提出了一种推导∑△调制器输出等于逻辑１的概率方法，并研究了非理想因素对概率特性及∑△比特流信号处理的影响。     

非理想∑△调制器概率性质

本文提出了一种推导∑△调制器输出等于逻辑１的概率方法，并研究了非理想因素对概率特性及∑△比特流信号处理的影响。     

基于∑-△调制技术的信号发生器设计

提出了一种新的采用∑-△调制和无损离散积分振荡器来产生片内模拟信号的方法.研究了电路的实现原理和噪声传递函数零点优化设计方法,运用无乘法器的梯型滤波器结构和∑-△调制技术避免了多位高精度乘法运算和多位D/A数模转换器硬件成本高的缺点.除一个比较器外,整个电路全部由标准CMOS工艺来实现集成,硬件成本非常低,非常适用基于可测性混合集成电路的设计.通过一个6阶实例和仿真的结果表示:6阶的信号发生器具有120 dB衰减的动态带宽.     

过采样△—∑模数转换器的噪声特性

定量分析了过采样△－∑模数转换器电路的噪声声源及其对转换器性能的影响，通过对量化噪声及电路噪声的比较分析，获得了过采样△－∑转换器在不同的电路参数下的噪声特性曲线，为转换器电路设计提供了理论依据。     

宽带∑-△波形产生器中器件速率对信号频谱的影响

阐述了宽带∑-△波形产生器的基本原理,并在此基础上分析了高速器件速率对实际信号波形带来的失真,以及对宽带∑-△波形产生器中信号频谱的影响,建立了相应的数学模型和公式推导,进行了频谱分析和比较.仿真结果表明,高速器件速率会给信号的频谱带来一定程度的失真,使带内信号高端部分产生衰减,信噪比降低.