双通道DSP角度信号视频处理系统的设计

设计了一种以2个TI TMS320C6416高性能定点DSP芯片为核心处理单元,Altera Cyclone Ⅱ系列的EP2C50 FPGA芯片为控制单元的双DSP视频处理系统.该设计充分利用TMS320C6416处理速度快,接口资源丰富,定点数据处理能力强及EP2C50灵活可编程性、控制能力强的特点,利用EMIF口将DSP与FPGA互连,具有双通道同时高速处理,并行输出效果好等特点,满足了2路图形同步中心对称显示要求.     

阵列处理器分布式存储的簇内全访问结构设计

采用分布式存储结构来解决阵列处理器片内访问延迟等"存储墙"问题已经成为研究主流。针对阵列处理器中分布式存储簇内互连问题,设计了一种电路结构简单、使用效率高和延迟低的簇内全访问电路结构,实现了簇内16个处理单元对存储单元的并行访问。实验结果表明,在无冲突情况下,最高频率达223 MHz,访问峰值带宽可达7.42 GB/S.测试结果表明,相比于行列交叉互连结构,全访问结构具有更小的访问延迟。通过对256×256和512×512边缘检测canny算法在该结构上进行并行化实现和性能比较发现,相比于CPU+GPU结构的处理时间,加速比分别提升了2.84倍和2.91倍。     

一种大数模乘运算的线性脉动阵列新结构

提出了一种新型的线性脉动阵列结构用来实现基于Ｍｏｎｔｇｏｍｅｒｙ算法的并行模乘运算,对于ｎ位模乘运算,需要２ｎ＋１１个时钟周期完成,为了减少每一周期内的运算量,在处理单元内部实现了三级流水线结构,使得每一周期的串行运算量仅为一级全加器,同时,由于处理单元间只有局部互连,连线延迟很小,于是这种新结构脉动阵列模乘器能在很高的频率下工作。另一个方面,每个处理单元结构简单,仅由４个全加器和１４个触发器构成,对于ｎ位模乘运算,总的规模约为４６ｎ＋１８４个门。所以,它在速度和面积上都是优化的,适于ＶＬＳＩ的实现。作为核心运算部件,能有效地用于如ＲＳＡ等许多公钥密码体制的加解密运算。对于０．８μｍＣＭＯＳ工艺,２００ＭＨｚ时钟是完全可行的,在仅使用一个模乘器条件下,５１２位模幂乘加解密运算速度能达到１２９ｋｂｉｔ／ｓ。     

稠密方阵求逆及线性方程组求解的无回代心动算法

本文给出线性方程组求解、方阵求逆的三种无回代心动算法,与文献中的算法相比,不但处理单元统一、数据流动更有规则性,而且具有更小的时空复杂度。对于n阶线性方程组的求解,阵列中有n(n+3)/2个处理单元,需3n—1个单位时间.对于n阶非奇异稠密方阵的求逆,处理时间为4n-2个单位时间;使用Gauss-Jordan消去法时,需n(n+1)个处理单元,使用邻主元素法及Givens旋转法时,需要n(3n+1)/2个处理单元。     

一种新的异种局域网络互连方案

本文提出了一种新的异种局域网络互连方案,其特点是利用互连子网的命令集在应用层实现网络互连.文中分析了互连系统的硬件与软件结构;阐述了系统的设计思想;并以目前国内外应用最普遍的两种类型的局域网络(3~+以太网与NCR令牌环网)的互连为实验研究模型,成功地实现了网间的文件传输与索取及共享打印等功能.研究结果表明,与传统的网络互连方案相比,本方案具有互连软件简单、可读性好、移植性强及信关利用率高等优点.     

Systolic—专用硬件的通用设计方法

为了获得较高的处理速度,我们经常需要为一个计算机系统设计一些专用的高速并行处理器。Systolic结构是一种结构规整、控制简单的并行结构。它是由一组简单的处理单元构成一个网络。网络中的节点是处理单元,节点的互连是规则的,网络中数据有节奏地流动。Systolic阵列中内部节点的结构是一样的,只有少量的与外界有I/O操作的边界节点是特殊的。Systolic结构的专用硬件可以提高速度而保持专用硬件处理速度与I/O带宽的平衡。由于Systolic结构的规整、简单的结构,它很适合VLSI实现。     

基三分层互连网络的网络属性和功耗分析

片上网络是一种新型的片上设计模式,被认为是更加理想的多内核互连技术.基三分层互连网络是一种新型的片上互连结构,该网络拓扑结构简单、节点度数低,具有明显的层次性和对称性以及良好的扩展性.针对THIN从网络属性和功耗方面进行了深入的研究,并和其他常见互连网络进行了比较,结果表明:THIN是一种更适合用来构建核间互连的片上网络.     

不跨层行操作并行RCA互连时延性能评估

针对三类行并行重构单元阵列互连时延性能评估问题,提出了一种通过节点映射和运行机制来评测互连时延的方法,基于前驱回溯不加旁节点不跨层时域映射算法,对点到点、路由传输、行列总线等互连RCA进行了时延分析和计算.实验结果表明,与路由传输和行列总线互连相比,点到点互连在最大不跨层互连、不跨层累加互连、考虑互连执行总时延等方面均是最小的,从而表明了点到点重构单元阵列的互连时延优于路由器传输和行列总线互连.     

集成电路碳纳米管互连建模与特性研究

近年来,基于碳基材料的纳米尺度互连方案得到了人们的广泛关注,为下一代集成电路的互连技术提供了一种全新的解决途径.基于国内外在碳纳米互连建模和特性研究方面的进展,并结合本课题组取得的相关成果,对集成电路碳纳米管互连的等效电路建模、时延特性以及热特性进行了系统的分析,并与传统铜互连进行了全面比较.最后对具有实用前景的碳纳米异质互连技术进行了简要介绍和展望.     

云进化算法在NoC互连测试中研究

提出了一种基于云进化算法的NoC互连测试方案.该方案利用云模型对物种进化统一建模,重点解决云模型对进化的表示和对进化的控制两个问题,结合NoC互连测试问题,在功耗限制条件下,建立基于云进化算法的互连测试模型,以获取最优测试矢量集;实验结果表明:该算法取得了较好的测试效果,有效提高了测试效率.     

基于边界归类的新闻视频故事分割算法

为有效组织和浏览新闻视频,提出了一种基于边界归类的新闻视频故事分割算法.该算法视镜头边界为候选故事边界,并定义新闻基本处理单元划分新闻视频.算法分为新闻基本处理单元的获取和新闻基本处理单元分析两部分.前者采用镜头分割和镜头标定对原始视频进行合理划分,获取基本处理单元边界,有效缩小故事边界判定范围;后者对基本处理单元内的字幕文本进行分析,实现了字幕文本分类和主题字幕相似性比较,并结合静音特征,从音视频两方面判定故事边界,得到最终的分割结果.实验结果表明,该算法能有效描述新闻故事边界,准确分割新闻故事单元,实现对新闻视频的语义划分,为新闻视频检索、导航等应用提供前期辅助.     

基于频繁交换值的多核交叉开关节能方法

为减少嵌入式系统片上多核互连网络的动态能耗,提出了一种基于频繁交换值的多核交叉开关节能方法.利用片上多核互连网络中值的局部性,设计了频繁交换值缓存(FEVC),通过减少互连链路上的通信量和位变换数,有效降低了片上交叉开关互连网络的动态能耗.为达到最佳节能效果,通过实验确定了FEVC中保存的值的个数.实验结果表明与原系统相比,在单独使用频繁交换值缓存,只保存4个数据值时可以实现节能13%,结合翻转码算法可使节能比例达到20%.      

一种新的非冯·诺依曼计算机体系结构TriBA

针对复杂问题的分解方式,提出一种基三计算机体系结构,该体系结构易于扩展,具有分形特征.设计了一种面向对象多核CPU,支持对象并行运行,在一定程度上实现了软件结构与计算机系统结构的统一.片上多核间采用基三分层互连网络互连,连接简单,体现计算局部性特点,易于硬件实现. 基于该互连方式讨论了面向对象多核CPU上的4种基本软件流水模型.     

一种抑制同步开关噪声的电磁带隙结构微带线互连

提出了一种在信号线上刻蚀电磁带隙(EBG)结构的微带线互连结构及其设计方法.该互连具有良好的通带传输特性和阻带抑制特性,所以能够抑制同步开关噪声(SSN),保证信号的完整性.该EBG微带线互连采用印制电路板(PCB)工艺进行了加工,S参数的仿真与测试结果具有良好的一致性,表明该互连可以有效抑制同步开关噪声.另外,将该EBG微带线互连与在接地板上刻蚀相同尺寸的EBG的微带线互连做了对比,散射参数和时域波形的分析结果表明,提出的EBG微带线互连具有更强的SSN抑制能力和更好的信号完整性.     

一种新的神经网计算机结构

人工神经网络存在着广泛的并行机制。为此，人工神经网络计算机使用多个处理单元以适应并行处理的需要。多处理单元之间的信息通信是并行研究的内容之一，作者提出了利用数据流驱动思想和双口存储器技术实现人工神经网络计算机的一种新结构。     

多核处理器核间互连的新型互连网络

提出了一种用于片上核间互连的新型互连网络--基三分层互连网络. 该网络具有明显的层次性和对称性以及良好的扩展性. 与2-D Mesh相比,在网络规模不大时,基三分层互连网络更适用于构建片上核间的通信网络. 仿真结果表明,该网络具有较低的平均通信延迟和较高的平均吞吐率.     

基于VLAN间不同互连方式的ACL配置

在网络互连中通过路由器和3层交换机这2种设备实现了VLAN间的互连,基于不同设备互连方式的ACL配置和应用会有所区别,其对网络运行的性能有明显的影响.     

异种局域网的互连设计与实现

详细地描述了异种局域网的一种互连方案.互连结构采用半网关方式;互连层次选用NETBIOS接口;协议转换在应用级进行,支持网际无连接数据报服务,这样处理,通用性强,可靠性高,可移植性好.文中还对实现中的一些关键技术问题及解决办法作了较详细的分析.     

面向全分布式VLIW结构的部分互连研究

随着VLSI技术的发展,传统的采用了全互连网络的全分布式超长指令字结构的功能单元通信开销,成为制约着处理器频率增加和规模扩大的瓶颈.在分析应用程序特征的基础上,利用定义的5种通信模式提出了多种全分布式超长指令字部分互连结构,分析了由全互连结构变为部分互连结构通信方式上的改变,并完成了功能单元指派和通信调度等相关的编译调整.模型分析和实验数据表明,相比全互连结构,部分互连结构在程序性能些微降低的情况下,面积、功耗等资源开销大幅减少,并呈现出良好的可扩展性.     

规则互连多处理器系统的容错性分析

多处理器系统中的互连网络为处理器之间相互通信提供了一种有效的机制,是决定系统性能的重要因素之一.互连网络的容错性可以用互连网络中设备出现故障时,网络保持正常工作的概率来刻画.笔者用概率方法对4种规则互连多处理器系统(超立方体,交叉立方体,M(o)bius立方体,局部扭曲立方体)的容错性进行了分析.通过仿真试验,得到结论:基于超立方体或其变体结构的多计算机系统均具有较好的容错性,其中,交叉立方体具有最好的容错性.