最小游程切换点标记编码压缩方法

针对集成电路所需测试数据量庞大、测试成本过高的问题,该文提出了最小游程切换点标记编码压缩方法,将原始测试数据压缩,达到减少测试成本的目的。该方法将测试集按若干向量分组编码,利用组内向量游程切换范围的重叠关系合并游程切换点,可以将组内所有测试向量的游程位置用一个向量表示出来,突破了传统编码压缩要用编码字后缀表示游程长度的限制,相较于传统编码压缩,极大地缩短了编码字。该方法解压规则简单,硬件开销小, ISCAS 89标准电路实验结果表明:该方案压缩效果优于其他几类编码压缩方案,可为测试数据量过大提供有效解决方法。     

基于编码前缀映射的测试数据压缩方法

以排列不等式定理为基础,针对集成电路的测试数据压缩,提出一种测试数据编码前缀的映射方法,通过对编码前缀进行映射后,使测试编码前缀的总长度得到降低,从而测试数据得到进一步压缩.该方法的硬件开销很小,解压方法简单.实验结果表明,该方法有效地提高了集成电路测试数据的压缩率.     

基于交替变游程编码的测试数据压缩方法

提出了一种新的交替变游程编码的测试数据压缩方案。不像其它文章中仅仅编码连续的"0",该方案采用变长到变长的编码方式对0游程和1游程进行编码。实验数据表明,交替变游程编码能取得较高的压缩效率,能够显著减少测试时间和测试功耗,从而达到降低测试成本的目的。     

端标记交替-连续编码测试数据压缩技术

为了提高测试数据压缩率,根据预先计算测试集的特点,文章提出了一种测试位重组算法和端标记交替一连续编码方案.采用一种算法对测试集所有模式的测试位进行重排,以便把模式中零散的0或1集中到测试模式的一端,增加长游程的长度,减少短游程的存在;采用码字重用对模式中的交替块、连续块和端连续块分别进行编码;通过给出的译码电路和实验结果,表明了本文编码压缩技术不仅获得很高的数据压缩率,还降低了测试功耗.     

降低系统芯片测试时间的芯核联合测试方案

引入扩展的模式游程(x PRL)编码技术,通过无关位的动态传播策略以提高测试数据压缩效率.在此基础上,将系统芯片的多个芯核测试集联合为单一的测试数据流,用x PRL编码技术实施压缩,提出一种可重配置的串行扫描链结构,实现多核测试模式的联合应用.对嵌入6个大的ISCAS’89基准电路的样本系统芯片（SoC）应用建议的联合测试方案.结果表明,与传统芯核测试集独立压缩与应用技术相比,该方案不仅提高了测试数据的压缩性能,而且减少了扫描测试中的冗余移位和捕获周期,从而有效降低了SoC的测试应用时间.     

一种基于IFDR改进的测试激励数据压缩方法

通过改进IFDR码,提出一种基于游程相等编码的改进FDR(ERFDR)方法.首先,该方法不仅能同时对原测试集的0游程和1游程进行编码,而且,当相邻游程相等时还可以用较短的码字来代替,从而进一步提高了压缩率.其次,还提出针对该压缩方法的测试集无关位填充算法,增强提出方法的压缩效果.实验结果表明,与FDR,EFDR,IFDR和ERLC相比较,本文提出的方法获得了更高的压缩率,降低了测试费用.     

采用离散小波变换和游程长度编码的图像压缩与恢复

为研究图像的压缩与恢复技术,提出了采用离散小波变换和游程长度编码实现图像的压缩与恢复．首先将原图进行3层离散小波分解,然后对分解后的子图分别采用游程长度编码实现图像压缩,最后进行游程长度解码和离散小波反变换实现图像恢复．通过对4张标准测试图像的MATLAB实验仿真,证明了该方法具有较高的压缩率和较小的压缩误差,尤其适合于邻度像素灰度值相关性高的图像．     

一种基于FDR的高测试质量测试压缩方法

FDR编码方法有效地降低了测试数据量,但其测试集中的无关位全部填充为0,平均每个测试向量检测的故障数目较少,测试质量较低.为了提高测试质量,并进一步提高测试数据压缩率,本文基于FDR方法提出了一种利用上一个测试向量的响应填充该测试向量中无关位的测试压缩方法.该填充方法提高了测试向量中无关位填充的随机性,从而提高了测试集的测试质量.提出方法的压缩效率与测试向量的顺序有关,基于最近邻居算法对测试集进行排序,降低了测试响应与下一个测试向量之间不相同的位数,对测试响应和测试向量差分处理后再进行FDR编码,从而降低了测试数据量.ISCAS’89电路中几个大电路的实验结果表明,与FDR相比该方法的测试质量平均提高了5.9%,测试数据压缩率平均提高了2.5%,而只需要增加一个异或门的硬件开销.     

基于多扫描链相容压缩的距离标记压缩方法

文章提出了一种基于多扫描链相容压缩的距离标记压缩方法,该方法可以有效压缩芯片测试数据量。此方法利用相容压缩和基于差分的编码压缩方法两次压缩测试数据,相比类似的编码测试数据压缩方案,具有压缩测试数据传输协议简单、解压控制过程容易实现的突出特点;对ISCAS-85和ISCAS-89部分标准电路硬故障集的实验结果显示,本文建议的方法在压缩效率以及解压的实现上都明显优于混合码。     

多值图象分层为二值图象的压缩编码方法

本文提出并实现了一种新的多灰度图象压缩编码方法。该方法将多灰度图象按位分层为二值图象,进行游程长度编码。各码码长相等(均为8bit);码字覆盖的最大游程长度为1024。由于按照字节存取,编码解码很方便;遇到干扰可恢复图象,比Huffman编码有很强的抗干扰性能。提出的直接图象码解决了游程长度较短的低位分层图象的压缩问题。对于序列活动图象,帧内、帧间编码能同时进行,实现容易。该压缩编码方法无失真,也可应用于文本二值图象的编码压缩。     

一种压缩向量对测试集的新方法

通过施加一个测试向量对,瞬态电流测试可以检测出CMOS数字电路中的某些故障,这些故障通常（例如开路故障）不能被传统的电压测试和稳态电流测试有效地检测出来。研究如何有效地压缩向量对测试集与通常的测试向量压缩一样,意义十分重要,但目前人们对此研究得较少。首先使用三种现有的游程编码方法对向量对测试集进行压缩,并比较它们的压缩结果。在此基础上．提出了一种更好的压缩方法。采用新方法对几个ISCAS标准电路的开路故障向量对测试集进行压缩,实验证明压缩效果比三种游程编码方法都要好。而且,新方法的解码代价非常小,适合压缩大型电路的开路故障测试集。     

用于数字磁存储的(0,1)游程长度受限码

该文提出一种新的用于数字磁存储的游程长度受限码(run-lengthlimited:RLL)方法。按照此法建立了码字分类模型,并给出了码率为2/3的RLL(0,1)码的编解码方法和具体解码器的实现原理。将这种2/3码与熵最大的RLL(0,1)码及目前其他用于磁带存储的编码进行比较,结果表明:2/3码的编码效率比码率为2/4的RLL(0,1)编码提高了33.32%,从而以相应比例提高了容量;低频段功率谱密度比目前用于磁带存储的码率为4/5的RLL(0,2)码降低约2.6dB,能更有效地控制信号的直流分量。新的编码在提高存储容量的同时增强了数据读出的稳定性。     

基于电流的芯片级集成电路故障诊断方法研究

随着芯片级集成电路规模的逐渐增大,电路结构越来越复杂,当前故障诊断方法利用电路状态对电路故障进行检测,检测精度低。为此,提出一种新的基于电流的芯片级集成电路故障诊断方法。选择动态电流对芯片级集成电路故障进行诊断,通过Haar小波函数对芯片级集成电路进行预处理。介绍了多重分形理论基础,给出动态电流多重分形谱的计算方法。针对正常芯片级集成电路的动态电流信号求出其多重分形谱,选择一组测试向量对待测芯片级集成电路进行动态电流检测,对得到的数据进行小波变换处理,求出不同尺度下动态电流小波系数的模极大值。依据小波系数模极大值求出多重分形谱,通过其和正常电路多重分形谱之间的差异判断该电路是否存在故障。实验结果表明,所提方法诊断精度高。     

高密度小型温盘驱动器伺服码刻写的研究

讨论了嵌入式伺服的码型、组成及相应格式与算法，对用传统芯片进行硬件设计的伺服编程电路的工作原理、寻道机理进行了阐述，提出了用ＣＬ－ＳＨ２６０大规模集成芯片进行伺服码编程电路的设计新方法     

基于跑长码的连通区域标记算法

提出了一种基于跑长码的快速区域标记算法。该算法分为两个相对独立的步骤，第一步对二值图像进行扫描，产生图像中所有目标段的跑长码及初始标记，并得到标记邻接表；第二步对邻接表进行分析产生映射表，并根据映射表内容修正第一步得到的跑长码标记．算法已用于实时目标跟踪系统，取得了满意的结果。     

变异策略动态构建的模糊测试数据生成方法

模糊测试中随机变异生成的测试数据破坏了目标程序的输入规范,导致测试数据无法通过验证,造成代码覆盖率低.针对这一问题,提出了一种变异策略动态构建的模糊测试数据生成方法,该方法利用插桩执行的反馈信息动态构建控制变异策略和关键字变异策略,指导模糊器变异出高覆盖率的测试数据.实验结果表明,与随机变异相比,该方法平均使代码分支覆盖率提高了约40%;该方法能够有效提高模糊测试的效率,具有较强的实用价值.      

CRC Look-up Table Optimization for Single-Bit Error Correction

Many communication systems use the cyclic redundancy code （CRC） technique for protecting key data fields from transmission errors by enabling both single-bit error correction and multi-bit error detection. The look-up table design is very important for the error-correction implementation. This paper presents a CRC look-up table optimization method for single-bit error correction. The optimization method minimizes the address length of the pre-designed look-up table while satisfying certain restrictions. The circuit implementation is also presented to show the feasibility of the method in the application specific integrated circuit design. An application of the optimization method in the generic framing procedure protocol is implemented using field programmable gatearrays. The result shows that the memory address length has been minimized, while keeping a very simple circuit implementation.