一种32位浮点数字信号处理器(DSPs)的外设模型设计

提出一个使用VHDL语言建立的32位浮点DSPs的外设模型,并分析外设的结构,各部分的工作原理以及相互之间的通信.外设模型中包括了DMA、程序存储器控制器(PMC)、数据存储器控制器(DMC)、外部存储器接口(EMIF)、外设总线控制器(PBC)和定时器,中断选择以及启动逻辑等.模型具有单周期数据存取,多条指令并行读取,程序存储器的高速cache策略,DMA四通道独立控制与操作,DMA以及CPU的两个数据通道可以同时访问数据存储空间等特点.     

MPEG-4实时编码的Cache算法优化

随着VLSI技术的飞速发展,现在高速DSP芯片的内核的中心频率已经远远快于外部存储器的存取频率,这种片上片外存储器存取速度不匹配的问题被称作Memory Wall,它极大限制了DSP对于需要大量数据交换的复杂算法的处理能力.针对这一问题本文在基于MPEG-4压缩算法的编码结构与Ti高速DSP TMS320DM642的二级Cache的研究基础上提出拆解编码循环与设置片上缓存的方法来解决指令Cache与数据Cache的缺失问题,极大提高了编码效率.     

简单CPU的功能实现

简介一个满足如下规范的CPU的功能:它能够访问64个字的存储器,每个字是8位宽。该CPU通过输出一个6位地址到它的输出引脚A[5..0],并且通过输入引脚D[7..0]从存储器读入8位宽的值。CPU包括一个6位的地址寄存器(AR)和程序计数器(PC);一个8位的累加器(AC)和数据寄存器(DR);还有一个2位的指令寄存器(1R)。     

基于GPU的隐式不可压缩SPH流体模拟

提出一种基于图形处理单元(Graphic Processing Unit,GPU)的不可压缩流体并行模拟算法.该算法使用并行基数排序技术提升了邻居查找效率,同时使用了GPU上的片上高速共享存储器,将流体计算过程中所需用到的数据尽可能从GPU的全局存储器中拷贝至共享存储器中,减小数据访问延迟,提高模拟效率.实验结果表明,基于GPU的并行模拟算法可以大幅提高流体模拟程序的性能,与基于CPU的单线程实现相比,可以到达38.2倍的加速比.     

基于训练方式的存储器时钟信号的自适应同步

存储器是现代电子系统的核心器件之一, 常用于满足不同层次的数据交换与存储需求. 然而频率提高、时钟抖动、相位漂移以及不合理的布局布线等因素, 都可能导致CPU对存储器访问稳定性的下降. 针对同步动态随机读写存储器(synchronous dynamic random access memory, SDRAM)接口的时钟信号提出了一种自适应同步的训练方法, 即利用可控延迟链使时钟相位按照训练模式偏移到最优相位, 从而保证了存储器访问的稳定性. 在芯片内部硬件上提供了一个可通过CPU控制的延迟电路, 用来调整SDRAM时钟信号的相位. 在系统软件上设计了训练程序, 并通过与延迟电路的配合来达到自适应同步的目的：当CPU访问存储器连续多次发生错误时, 系统抛出异常并自动进入训练模式. 该模式令CPU在SDRAM中写入测试数据并读回, 比对二者是否一致. 根据测试数据比对结果, 按训练模式调整延迟电路的延迟时间. 经过若干次迭代, 得到能正确访问存储器的延迟时间范围, 即“有效数据采样窗口”,取其中值即为SDRAM最优时钟相位偏移. 完成训练后对系统复位, 并采用新的时钟相位去访问存储器, 从而保证读写的稳定性. 仿真实验结果表明, 本方法能迅速而准确地捕捉到有效数据采样窗口的两个端点位置, 并以此计算出最佳的延迟单元数量, 从而实现提高访问外部SDRAM存储器稳定性的目的.     

嵌入式视频处理EDMA数据存储

嵌入式系统中内部RAM存储空间普遍较小,无法直接将视频处理系统处理的大量数据存储到内部RAM上,而增强型直接内存存取（EDMA）可独立于CPU进行后台批量数据传输,并行用于嵌入式视频处理系统快速数据交换。以嵌入式平台TMS320DM6446 DSP为例,详细介绍了如何使用EDMA优化数据存取的策略。     

激光告警中FPGA与DSP的高速数据传输

针对激光告警图像处理系统对于实时性要求高,要求数据快速传输,以及所要处理的数据量大的特点,将增强的直接存储器访问数据传输方式应用到图像数据传输的技术中。基于TI公司TMS320C6713 DSP芯片和XILINX公司XC2S200PQ208 FPGA芯片的图像处理系统,介绍了系统中FPGA芯片的时序逻辑控制,DSP外部存储器接口(external memory interface,EMIF)与FPGA的硬件接口设计,并着重描述了DSP与FPGA之间增强的直接存储器访问(enhanced direct memory access,EDMA)传输方式的配置和程序设计流程。传输过程不需要CPU干预就可实现数据在存储空间中的高速搬移,并且采用Ping-Pong缓存结构,从而使CPU可以在数据传输的同时进行数据处理,充分发挥出了DSP芯片的性能,为整个系统的实时性提供了有力保证。     

一种基于矢量基2×2的二维FFT高效结构

提出了一种基于时间抽取原位计算的高效并行的二维矢量基2×2快速傅里叶变换的硬件实现结构.该算法结构将N×N点数据分解为4个独立存储的部分来实现矢量基2×2蝶形计算单元4个操作数的并行访问,仅用一个二维分裂基蝶形运算单元对这4块数据进行二维矢量基快速傅里叶变换,利用无冲突访问方法完成对存储器的并行访问.推导出了该算法硬件实现结构下的各存储器数据地址存取公式和旋转因子的产生方法,并利用CORDIC算法实现旋转因子的产生来减少存储器的使用.该算法对N×N点数据进行二维离散傅里叶变换处理的时间仅为(N2/2)(lb N-1)个时钟周期,与以往算法计算时间的比较结果表明了该设计的有效性.     

采用DMA技术高速采集摄像CCD输出信号

本文介绍一种用DMA(直接存储器存取)控制器构成的高速微型机数据采集系统,它既可用来采集摄像CCD(电荷耦合器件)输出信号,也可用来采集其它外部设备的高速数据。该系统的特点在于数据的传送不需要经过CPU“中转”,传送速度快,而且结构简单,可靠性好,应用灵活,性能价格比高。     

并行处理机中交叉存储器的冲突分析

本文采用模拟分析方法对并行处理机中交叉存储器的访问冲突及有效带宽的计算进行了研究和探讨。在W. Oed和O. Lange的基础上,分析了当三条或多条向量流同时请求访问存储器时,向量流之间的相互作用,以及在几种稳定状态下的性能结果。     

微机保护中通用处理器和DSP的通信

介绍了4种通用处理器（MPU）与数字信号处理器（DSP）的通信方式,包括利用处理器的I／O功能的通信方式、利用双体存储器（DBM）的通信方式、利用直接存储器（DMA）访问技术的通信方式和利用双端口寄存器（DPRAM）的通信方式;针对基于DSP的双处理器保护系统,通过对这4种通信方式的分析比较,选择利用双端口寄存器的通信方式来实现双处理器间的通信。     

一种基于VMIC网的内存分配算法

为了满足分布式仿真系统中大量数据的存取需求，提出了基于VMIC网的内存分配算法，利用链表对VMIC板卡内存进行了动态分配和释放；实验表明：算法能为每条仿真数据准确地分配唯一存储空间，能够及时合并空闲空间以减少内存碎片，并能够有效处理内存分配和释放过程中出现的异常，从而较好地为仿真系统提供充分的数据支撑。     

一种降低DRAM系统刷新功耗的混合主存设计

传统计算机体系结构中主存由动态随机存取存储器(DRAM)构成,而DRAM的刷新功耗随容量的增大而急剧增大.为应对这一问题,业界开始关注新型非易失性存储器(NVM).NVM具有掉电后数据不会丢失、不需刷新的优势,然而它们仍然处于研究阶段,单颗芯片的容量和价格不足以媲美DRAM,距离大批量投入商用仍有一段距离,因此,DRAM和NVM的新型混合主存结构被认为是下一代主存.本文提出一种SignificanceAware Pages Allocation(SA-PA)混合主存设计方案,通过将关键页分配到DRAM中,非关键页分配到相变存储器(PCM)中,采用DRAM和PCM并行结构,并采用Reset-Speed技术提高PCM的写速度,从而实现在不过分降低系统性能的前提下降低系统功耗的目的.结果表明,本文提出的SA-PA混合主存结构使得系统功耗平均下降25.78%,而系统性能仅下降1.34%.     

NT6578单片机存储系统的扩展

介绍把 NT6 5 78单片机存储系统从 6 4 k B扩展至 2 4 MB的原理 ,且提出具体实现方法 ;提供两种存储器模块切换方式 :程序寄存器模块切换法和直接存储器模块切换法 .并给出了相应的 GAL扩展电路和实现程序     

分布仿真系统中的动态内存分配算法

针对分布仿真系统中的内存分配问题,提出了一种基于VMIC的内存分配算法,利用向量和映射相结合的方式对VMIC板卡的内存空间进行动态分配和释放。试验表明,该算法能够准确地为仿真数据分配和释放空间,处理内存分配和释放过程中出现的异常,且能够及时合并空闲空间以减少内存碎片,从而满足分布仿真系统对大量数据的存取需求。     

AVR单片机实时系统内存分配算法的研究

由于AVR单片机存储资源十分有限,因此对内存的分配及使用会直接影响到整个系统的性能.对设计并实现的嵌入式操作系统iDCX 128的内存分配进行了测试,结果表明由于系统采用首次适应算法,在进行多次内存分配后,内存空间利用率不高.因此对其内存分配算法进行改进,通过修改内存区存储任务的堆栈结构及分配机制,使其成为最佳适应算法.实验结果表明改进后算法虽然浪费少量存储单元,并相应地增加了算法执行时间,但内存的整体利用率却得到了较大的提高.     

19年精致性奇象记忆实验中的发现与启示

19年实验的发现与启示是:1、自然数码奇象记忆"数序形象挂钩法"是记忆精致和深加工潜力很大的记忆,运用此法识记和回忆顺序很强、数量较大、很难记住的材料,快速高效,能扫除前摄和倒摄干扰,能使识记很快通过短时记忆而快速地顺利地进入长时记忆,能倒顺背诵和随点随背.2、33岁至52岁左右,奇象记忆能力一直处于较强的平稳时期.3、王洪礼十九年保持曲线与世界著名的德国艾宾浩斯保持曲线大不相同:艾宾浩斯曲线应界定为机械记忆保持曲线,其遗忘规律应界定为人脑原本的机械记忆遗忘规律;王洪礼19年保持曲线是与艾氏曲线并列的自然数码精致性奇象记忆保持曲线.4、提出了有新观点的人类常规记忆模型.     

基于实时微内核的零拷贝通信协议

在分析现有零拷贝通信协议实现的基础上,提出了基于实时微内核的零拷贝通信协议RTZCP.针对不同的应用场景,RTZCP协议对单个数据包采用了传统的内存重映射方式来消除用户空间与内核空间之间的数据拷贝,而对于需要分片的大数据包,则采用RMA(远程内存访问)方式来实现零拷贝通信的目的.设立了专门静态网络通信资源的分配管理机制,以及具有缓冲机制的通信接口技术来优化处理IP数据包的分片机制.测试结果表明,RTZCP协议能够在提供比传统网络通信协议更低的通信延时的情况下,充分地保证实时数据包的实时通信性能.     

面向视频处理的高效二维流存储系统

为了解决高度并行的视频处理中存储系统的瓶颈问题,设计了一种高效的基于流的二维存储系统.该系统完成了二维逻辑空间到物理上多路并行存储器模块的映射.在二维逻辑空间中的每一个数据阵列都可以根据给出的基地址、二维偏移量、长度、数据粒度来进行灵活的流访问.数据在物理存储器上进行了交织存放以支持行阵列和列阵列的同时访问.该交织算法在之前的交织算法基础上做了面向流访问的改进.实验结果表明,在实时视频处理中,所述的二维流存储系统可以减少平均约32.0%的存储器访问率,以及25.4%的实时处理所需要的时钟周期数.