基于FPGA的信号量管理模块的设计

针对软件实时操作系统的开销给嵌入式系统带来性能退化的问题,提出了基于FPGA的硬件实时操作系统的方案,设计了一个硬件信号量管理模块并用Verilog HDL硬件描述语言进行描述。仿真结果验证了这一设计的正确性,且其创建、请求和发送信号量操作的执行速度比μC/OS-Ⅱ中信号量管理部分明显提高。     

多周期处理机控制模块的设计与仿真

本文针对一个可广泛应用于嵌入式系统的多周期处理机,提出了其控制模块的设计方法,用Verilog硬件描述语言设计实现了该控制模块,并通过仿真验证了其功能是正确的。     

基于SystemC和汇编级TA的嵌入式系统协同仿真方法

为解决软硬件协同仿真问题,提出了基于SystemC和汇编级TA(time annotation)的方法。SCP(source codeparser)将目标嵌入式软件的汇编源代码翻译为带有执行时间信息的汇编级软件模型,以此仿真目标处理器和软件的行为。将此种模型和SystemC相结合以协同仿真嵌入式系统可以在精确度和速度间取得合理折衷。实验结果表明:单处理器仿真器的速度可以超过目标处理器30倍以上,而包括12个处理器的模型的速度仍然与典型ISS(instruction setsimulator)相当。该方法是有效的嵌入式系统软硬件协同仿真方法。     

基于ASIC技术的Turbo码的硬件实现

讨论了WCDMA系统中信道编码原理,提出了一种Turbo码译码的硬件实现方法,使用了Verilog HDL语言设计与编程,利用了activeHDL中实现了软件仿真。同时在CPLD器件上进行了硬件仿真,并给出了仿真结果。     

对嵌入式软件开发的认识

嵌入式系统由嵌入式硬件和软件组成,两者紧密集成在一起。硬件以嵌入式微处理器为核心,集成存储器和系统专用的输入/输出设备;软件是实时多任务操作系统和各种专用软件,一般固化在ROM或闪存中。嵌入式软件可分为系统软件、支撑软件和应用软件三大类。嵌入式软件开发工具是嵌入式支撑软件的核心,它的集成度和可用性将直接关系到嵌入式系统的开发效率。     

一种基于模拟退火算法的硬件/软件分解方法

嵌入式系统设计的一个重要环节是硬件/软件分解,通常在系统设计初期解决该问题·硬件/软件分解问题是NP完全问题,无法在有效时间内寻找到满意的分解方案·基于此提出了一个基于模拟退火算法的硬件/软件分解方法,采用了相邻块通讯分解模型以及由单处理器和专用硬件模块构成的目标结构,解决了硬件约束条件下系统执行速度的优化问题·为寻找到性能优良的分解方案,定义了分解优化目标及代价函数,确定了初始温度、终止温度、温度衰减函数等几个控制模拟退火的关键参数,并探讨了模拟退火的停止规则·与贪心算法相比,该方法可以在合理的时间内为嵌入式系统寻找到满意的解决方案·     

基于FPGA设计的电视信号检测方法与实现

文章提出了利用信号时序检测方法监测电视信号的播出中断和非法干扰,采用FPGA设计实现对32路电视同步信号的实时检测,并依此设计出一个电视信号自动监测与报警系统;系统使用Verilog HDL语言进行硬件电路描述,使用Xilinx ISE9.1软件和ModelSim6.2仿真工具对FPGA设计进行配置和仿真,给出了硬件模块设计和部分软件代码;实验结果表明,系统达到了实用要求。     

硬件描述语言VHDL到Verilog的翻译

分析了两种常用硬件描述语言 Verilog和 VHDL的语言特征 ,找出它们之间内在的对应关系 ,并阐述了由 VHDL向 Verilog语言翻译的实现方法。这对于硬件设计具有辅助作用     

基于VC＋＋及Proteus的上、下位机串口通信仿真技术

基于VC＋＋6．0和Proteus软件的上、下位机串口通信仿真方法,依据VC＋＋,Proteus及RS232串行通信协议,编写上、下位机程序,并制作硬件原理图,通过虚拟串口软件VSPD进行联机仿真演示。     

一种Verilog的操作语义

用形式化的方法描述了硬件描述语言Verilog的语法和语义,建立了一个Verilog的操作语义模型。分别用二元组和四元组描述Verilog非并发和并发成分的状态,刻画了不同语句的状态转换规则,并用实例描述了并发程序的执行过程,证明了该操作语义模型的正确性。     

基于模拟的嵌入式系统开发环境

在集成系统中为软件与硬件分别设计了ＥＳＤＬ语言和ＥＨＤＬ语言·ＥＳＤＬ是ＡＮＳＩＣ的超集,它为嵌入式编程增加了一些数据类型·ＥＨＤＬ语言是ＶＨＤＬ语言的子集·一个基于离散事件的模拟器被用来控制软件、硬件的模拟运行·开发人员可以利用调试器调试嵌入式软件及整个嵌入式系统·利用这个虚拟的集成环境,软件开发人员可以在设计初期发现与硬件相关的错误,硬件开发人员可以获得系统功能的真实描述·硬件、软件的设计错误可以在系统制造之前被发现、修改·     

基于FPGA和PC机的客流统计系统设计

提出了一种基于FPGA和PC机的客流统计系统的设计方法。其中基于FPGA的下位机数据采集与处理电路模块采用Verilog HDL语言和原理图相结合的方式设计,上位机的人机交互界面及串口通信采用Visual C＋＋6．0设计完成。经模拟仿真和实际电路验证,结果表明该系统具有结构简单,成本低廉,计数准确率高的特点,能够很好地实现客流统计的功能,并可在不改变硬件平台的情况下对系统随时进行升级与重构,具有良好的适用性。     

基于Cosim交换机芯片仿真系统设计

由于现有的仿真器对软硬件的协同开发支持不足,不能有效衔接软硬件割裂的开发环境。Cosim仿真系统是建立在TCP/IP socket通信的server/client上的应用程序。Cosim仿真系统的设计结合C语言,Verilog,Linux操作系统相关知识建立了一个基于软件平台的交换机芯片仿真系统。实现了对交换机系统中数据包路由信息和ASIC通信的系统仿真。     

基于SERCOS接口的开放式数控系统

介绍了基于SERCOS接口的开放式数控体系的模块结构和软硬件平台，包括SERCOS接口卡、SoftSERCANS开发软件以及RTX实时操作系统．采用在WindowsXP中嵌入实时RTX子系统，运用VisualC＋＋6．0面向对象编程工具，通过创建共享内存来实现进程间的通讯．实现了高档CNC系统的功能，提高了系统的开放性和动态性。     

C^＋＋与Delphi的函数与对象的共享

介绍了Delphi与C^ 中的静态链接和动态链接代码连接方式及对象共享条件，并对C与Delphi对象的共享作了阐述。     

热连轧过程直接法动态仿真

将连续过程的带钢连轧系统离散应用到仿真各种控制环节上，实现了工艺模块与控制模块多输入多输出的传输数据的结合，采用C^ 语言开发了热连轧动态模拟系统软件。采用此软件，选择适当热轧效学模型和参数，利用时间步长直接法对我国某七机架热连轧机进行动态仿真研究，计算结果与实测生产数据相符。     

基于FPGA的K计数环路滤波器的设计

介绍了K计数环路滤波器的基本结构和工作原理,提出了一种基于FPGA的K计数环路滤波器的设计方法,采用Verilog硬件描述语言进行编程,Xilinx ISE软件进行综合及时序模拟。     

基于Cyclone Ⅲ的多功能高速信号源

介绍了一种基于大规模集成电路FPGA构成的高速信号发生器系统,与传统的直接数字式频率合成器相比,能产生高速的信号,且功能齐全。直接数字式频率合成器是从相位出发,采用频率合成技术,只能产生频率是千量级赫兹的信号;而本系统采用CycloneIII系列EP3C10作为核心器件,用泰勒级数展开方法生成信号,可产生兆量级赫兹的正弦波、锯齿波、三角波以及方波4种可调波形信号。本系统采用软硬件结合的方法来实现,用Quartus ii编写Verilog HDL程序,并且用MATLAB仿真软件对其进行仿真,验证其设计正确性。     

RS(15,9)编码器IP Core的实现

RS编码器IP核设计的难点是提高编码电路的编码运算速度。采用基于多项式乘法理论的GF(2”)上4位快速有限域乘法的方法，提高了编码电路中乘法器模块的运算速度，并对传统的编码电路进行优化，从而解决了运算速度慢的问题。使用Verilog HDL语言和Verilog7．0软件，设计了RS(15，9)编码器，通过仿真及软、硬件验证了设计的正确性。