基于PCI总线的边界扫描主控器的FPGA设计与实现

在分析边界扫描测试技术的工作机制对测试主控系统的功能需求基础上,提出了一种基于PCI总线采用FPGA实现的低成本边界扫描测试主控器的硬件设计方案.该系统以PC机为平台,利用FPGA器件设计实现JTAG主控芯核,并在主控器芯核内加入FIFO,提高了PCI总线的传送速率,使用户能够利用计算机方便的组成一个边界扫描测试系统.经仿真和测试实践表明,该系统产生的测试信号完全满足IEEE1149.1协议的时序要求,对支持IEEE1149.1协议的芯片进行功能测试和PCB板的互连测试及电路故障诊断.该系统结构简单,使用方便,工作可靠.     

一种JTAG主控器芯片的改进设计与逻辑实现

提出了对JTAG主控器的一种改进方法，并在逻辑上实现了这一改进。改进后的主控器可以提供连续寻址16B存储器页空间的访问方式，从而为测试软件程序员提供了良好的平台。仿真表明该芯片通史提供满足IEEE P1149。1协议的测试信号。     

JTAG技术在PCB测试中的应用

印刷电路板越来越复杂,完整的测试变得越来越重要。上世纪八十年代,联合测试行动工作组（JTAG）开发出边界扫描的测试规范,这个规范后来被制定为IEEE1149．1—1990标准。边界扫描测试结构提供了一种方法,可以高效的测试PCB上面的器件,基于边界扫描的PCB测试技术是一项成本低廉、高效、高覆盖率的测试技术,较好的满足了复杂PCB板级测试方面的需求。     

JTAG边界扫描单元的改进方案

首先分析了边界扫描系列协议的现状，指出近期的工业标准仍将只有IEEE std 1149．1．为了能够检测电容耦合故障，对JTAG规定的边界扫描单元进行了简单的修改．修改之后的扫描单元在不影响JTAG定义功能的同时，增加了对耦合电容的故障检测能力．     

基于单片VLSI的边界扫描主控器的设计与实现

针对边界扫描主控器常规实现方案执行速度慢,与通用处理器配合的专用边界扫描接口芯片仍然是依靠处理器运行边界扫描软件,测试速度不高,设计灵活性受到了接口芯片的限制的问题,提出了一种基于VHDL语言描述、FPGA实现的边界扫描主控器的硬件实现方法,设计了边界扫描主控器的基本结构,完成了主控器的VHDL模块化设计,并通过Quartus II开发平台,对各模块进行时序与功能仿真,实现了边界扫描主控器的单片集成。结果表明:用FPGA实现边界扫描主控器,时序验证方便,测试码加载速度快,修改灵活、系统集成度高,是实现边界扫描技术的一种新的有效思路。     

边界扫描测试实验系统的设计与开发

根据数据域测试及仪器课程教学的特点和需要,设计了一个典型的边界扫描测试系统作为课程实验。实验系统主要由计算机、USB-1149控制器和四通道被测电路板等3个部分组成。首先介绍了系统的层次架构,然后针对自主研制的USB-1149控制器的软、硬件设计实现过程,进行了详细的描述。学生通过该实验的学习可以加深对可测性设计和边界扫描等概念的理解,领会数字系统测试和故障诊断的复杂性和重要性。     

基于仿真的功能级边界扫描测试码自动生成

分析了用边界扫描测试结构实现芯片功能级测试的方法,提出了一种基于逻辑电路的仿真波形生成电路功能级边界扫描测试代码的方法．利用该方法生成的边界扫描测试矢量可以完备地描述逻辑芯片的功能,从而对数字逻辑电路实现完备、高效和廉价的功能测试．     

雷达系统级测试的边界扫描方法

研究雷达机内自测试ＢＩＴ的实现及雷达系统级测试。依据结构可测性设计方法,采用可编程逻辑器件设计电路板级测试单元,把芯片级边界扫描扩展到雷达系统级测试,并将该方法应用到雷达信号处理机中,给出了板级边界扫描结构和系统级测量试的组成结构。     

高清晰度电视信道接收芯片的可测试性设计

高清晰度电视 ( HDTV)信道接收芯片 ( 8VSB)的测试策略主要包括全速全扫描的内部测试、片载内存的自检测 ( BIST)以及 IEEE1 1 49.1边界扫描测试 .该芯片总共有 2× 1 0 6个晶体管 ,集成有大量的片载内存 ,并在总体设计时间与实现成本上都有约束 ,给测试工作带来了额外的负担 .讨论了如何使用 DFT技术为该芯片提供高可靠性的测试 ,从实现结果来看 ,到达了芯片代工厂对测试向量总数与测试覆盖率的要求 ,满足了试流片的需要     

一个专用芯片的边界扫描测试

JTAG边界扫描测试方法是电路芯片和电子系统功能测试一种新方法，正在得到越来越广泛的应用，通过一个具体专用芯片的边界扫描测试的实现来介绍测试方法的基本原理，测试系统的硬件结构以及测试程序的编译方法。     

扫描与边界扫描电路延迟故障的测试

本文提出了一种用于扫描通路与边界扫描易测试设计电路中锁存器的排序算法，通过减小锁存器的相关性来提高通路延迟故障的被测度。该算法已在Ａｐｏｌｏ工作站用ＤＯＭＡＩＮＣ语言实现。延迟故障模拟实验表明，排序电路同原序电路相比，其延迟故障被测度明显提高     

Inspection of pipeline girth welds with ultrasonic phased array technique

A novel automatic ultrasonic system used for the inspection of pipeline girth welds is developed, in which a linear phased array transducer using electronic scan is adopted. Optimal array parameters are determined based on a mathematical model of acoustic field for linear phased army derived from Huygens＇ principle. The testing method and the system structure are introduced. The experimental results show that the phased array transducer system has the same detectability as that of conventional ultrasonic transducer system, but the system architecture can be simplified greatly, and the testing flexibility and the testing speed can be improved greatly.     

基于JTAG的板级互连测试技术的研究

JTAG边界扫描机制是用于在线导通测试的新技术,它提供了对电路板上元件的功能、互连及相互间影响进行测试的一种新方案,极大地方便了系统电路的测试.边界扫描技术克服了传统针床测试的缺点,而且测试费用也相对较低,这在可靠性要求高、排除故障要求时间短的场合非常适用.本文详细介绍了边界扫描技术的基本原理和结构,并提出了一种优化的测试算法,最后介绍了一种可以广泛应用、高效低廉的边界扫描测试方法,实现对芯片级、板级和系统级集成电路进行测试的功能.     

压差阻力波动对离心泵振动影响研究

基于流体的边界层理论，从理论上分析和阐述了压差阻力波动对离心泵振动的影响，并通过对比实验对其进行了验正。理论分析和实验的结果说明边界层分离将引起压差阻力。边界层分离的程度越大，引起的压差阻力也就越大。’并验证了过大的压差阻力将使测试泵的性能急剧下降，振动剧烈。这表明压差阻力对振动的扰动强弱取决于边界层分离的程度。最后指出，这种波动对离心泵的水力振动具有决定性的影响。以及系统相关参数的波动是不可避免的，能够控制的是边界层分离点的位置。避免过早的分离将有助于抑制压差波动，降低振动。     

Localizing Test Power Consumption for Scan Testing

IntroductionScan design makes test generation of the circuit be thatof a combinational one . However , scan testing needs toscanin values of all scanflip-flops for eachtest patternthatcan make the test application cost and test powerconsumption prohibitively high. Test data volumecorresponding to scan testing is also large compared withthat of a non-scan circuit . The circuit can be burn out iftest power consumptionis toolarge during test application.Test data volume is also very i mportant f…     

边界扫描技术在PCB可测性设计中的应用

运用边界扫描技术，对PCB可测性设计进行了研究，给出了具体实现方法，并实现几种电路板的可测性设计。结果证明该方法有效缩短了电路板开发周期，降低了维修测试费用，具有较大的实用价值。     

混合信号SoC联合测试方案

混合信号片上系统(SoC)模拟核的测试是SoC测试的难点之一,常用片上数模转换器(DAC)、模数转换器(ADC)配合模拟核进行测试。本文对于片上DAC、模拟核、ADC同时待测的情况,基于模拟核的振荡测试、ADC柱状图测试和DAC脉宽测试等方法,提出联合测试方案。将重构模拟核产生的三角波振荡信号,分别作为ADC柱状图测试和DAC脉宽测试的激励,并引入ADC和DAC的直连测试作为补充,构建三者两两之间的联合测试。该方案在对电路进行少量重构的条件下,自生成并复用测试激励,可实现对单故障的定位并解决双故障掩盖问题。     

复用存储控制接口的高性能SoC测试结构

为缩短SoC的测试时间并减少测试硬件开销,提出一种高性能SoC测试结构. 通过重用存储控制逻辑作为测试接口,可以消除传统双向测试总线寄生的时间间隙,同时建立的流水化测试时序,避免了测试通道中引入的关键路径;针对功能和结构双重测试需求,复用片上总线系统作为测试访问机制结构并对其进行无损式改造,减少了测试访问的等待时长;同时构建的一种不依赖于目标核的测试环,维持了测试通道与扫描链之间的带宽平衡. 实验结果表明,引入的测试结构使得测试时间缩短68%,面积开销下降36.1%,同时有效降低了对原始芯片性能的影响.